WorldCat Identities

Calmon, Francis (1970-....).

Overview
Works: 45 works in 50 publications in 2 languages and 66 library holdings
Genres: Academic theses 
Roles: Other, Opponent, Thesis advisor, Author
Publication Timeline
.
Most widely held works by Francis Calmon
Contribution à la modélisation et la caractérisation de composants à un électron ontribution to the Modeling and Characterization of Single Electron Devices by Wei Xuan( Book )

2 editions published in 2010 in English and held by 2 WorldCat member libraries worldwide

We began our work with the modelling of single electron transistor - SET. First, based on the orthodox theory, an ideal SET model implemented in Cadence framework is developed. The principle of our realistic SET model is that we use these calculated resistance values (bias dependant) in the orthodox theory (ideal model) to obtain accurate tunnel current. At the same time, we also calculate the thermionic current passing through each junction. The sum of tunnel and thermionic currents is the final current in our realistic SET model. In SET-based circuits, we have studied the impact of different CMOS technology nodes on the performance of such hybrid circuits (e.g. detailed study on Voltage-Controlled Oscillator - VCO). To benefit from the SET advantages, we turned to the research of single electron memory - SEM (which is basically a set structure with an extra island as the memory point). We have developed the model about the charge trapped on the floating memory point of the SEM cell. We pointed out the main approach utilized in our models to calculate electron tunnel and analysed the characteristics of the charge writing and retention in the SEM. Static and dynamic models of SEM have been developed. We discussed about the modelling approaches especially the algorithms of each model. Static model is used to get the final electron number in the floating island of SEM, while dynamic model allows estimating the charge variation with time function of voltage biasing and finally extracting the writing and retention times. These two models can complement each other and some preliminary results were shown. Finally, the process of room temperature SET developed in the University of Sherbrooke is presented. We presented the main problems in the fabrication. We finished this last chapter with the proposal of a possible process to fabricate single electron memories
Technologie de fabrication et analyse de fonctionnement d'un système multi-physique de détection de masse à base de NEMS co-intégrés CMOS by Julien Philippe( )

1 edition published in 2014 in English and held by 2 WorldCat member libraries worldwide

During these last decades, Very Large Scale Integration (VLSI) techniques, well developed for transistors, have been used for the Micro ElectroMechanical Systems (MEMS) devices. Thanks to the combination of different physical properties (such as electronic, mechanical, optical etc.) the fabrication of various kinds of miniaturized sensors has been made possible. The sub-µm downscaling of MEMS has allowed the emergence of a new kind of devices called NEMS (for Nano ElectroMechanical Systems) and the possible use of the electromechanical systems in specific applications in which a high level of sensitivity and resolution is necessary, such as gas sensing, mass spectrometry and molecules recognition, to replace traditional bulky machines. Nevertheless, the use of these NEMS requires a CMOS electronic to enhance NEMS resonators readout and to implement closed-loop oscillators (e.g. phase-locked loop or self-oscillating loop) that provide real-time mass measurements. The integration of the electronic circuit with the resonators is a critical aspect for the fabrication of high performance sensors. The best way consists in monolithically processing these two parts on the same die allowing a size reduction of the sensor and an optimal signal transmission between the NEMS resonators and the CMOS circuit. In a first time, this thesis proposes to analyze the interest of this co integration from an electrical point of view. In a second time, this thesis deals with the development of a 3D co integration in which the nano resonators are fabricated above the CMOS circuit and the interconnections. The final part is focused on the layout design considerations for the implementation of a compact mass sensor based on a NEMS array co integrated with a CMOS
Modélisation et simulation des composants MOSFETs à matériaux de canal alternatifs by Tapas Dutta( )

1 edition published in 2014 in English and held by 2 WorldCat member libraries worldwide

Les technologies CMOS à base de silicium approchants les limites fondamentales de la miniaturisation, de nouvelles options sont nécessaires pour continuer la feuille de route de l'industrie de semi-conducteurs. Les matériaux III-V et le germanium sont actuellement très étudiés à ces fins, pour remplacer le silicium en tant que matériau canal des transistors MOSFETs. Bien que les propriétés de transports de charges de ces matériaux soient très fortes dans les substrats massifs, les performances des composants à base de III-V présentent actuellement de fortes dégradations par rapport à ce qui pourrait être attendus.En conséquence, il est nécessaire d'évaluer théoriquement l'impact du changement de matériau de canal sur les performances de ces dispositifs. Dans ce travail, les problèmes de modélisation des effets de canaux cours des composants MOSFET à base de III-V ont d'abord été étudiés. Un nouveau modèle analytique du potentiel électrique dans le canal du MOSFET est proposé et démontré afin de corriger des erreurs dues aux mauvaises conditions limites. Les rôles des effets quantiques de confinement, des paramètres des matériaux ainsi que le rôle de l'architecture des MOSFET III-V sur les effets de canaux courts sont ensuite examinés. L'impact de l'effet tunnel dans la direction source-drain est également analysé dans la dernière partie cette thèse
Utilisation de concepts innovants dans la fonction oscillateur radiofréquence sing innovative concepts in the radio frequency oscillator function by Abdelkrim Medjahdi( Book )

2 editions published between 2010 and 2011 in French and held by 2 WorldCat member libraries worldwide

The study of sinusoïdal oscillators raises continuously great interest of the community of designers. The evolution of telecommunications systems requires optimizing of the compromise frequency-consumption. In this context, we present a study to use innovative concepts in the radio frequency oscillator to satisfay growing performances. The first is increasing the frequency of oscillation using heterojunction bipolar transistors (HBT) made with SiGe:C. Initially, we performed a voltage controlled oscillator at 20 GHz Colpitts common base type, with a differential architecture in BiCMOS 0.25 llffi technology. This circuit includes passive inductor, occupy a large area in the integrated circuit. In a second step, to reduce the size of an oscillator, we used the technique of active inductor which provides an inductive behavior. Associating this fictive inductance with a capacitor permits the realization of controlled oscillator. This type of VCO reduce the area occupied and has a wide range band frequency of 1 GHz around 2.5 GHz. The circuit is realized in Technology (Bi)CMOS 0.25 11m. To illustrate the benefits of such oscillator, we realized in CMOS 0.35 11m technology, a 2.5 GHz oscillator with a standard circuit, based on transistors crossed in differential architecture. It occupies a larger area but has lower tuning band and Jess consumption. A compromise can be achieved using the resonant tunneling diode (RTD), which is a very attractive nano-device for these interest intrinsic properties (very high cut-off frequency, negative differential resistance, very small area ...). We studied the feasibility of an oscillator based RTD's with a simple and hybrid architecture, we focused on the design of an oscillator using silicon RTD. This feasibility study showed the potential of RTD Hf02/Si-strain in a Muramatsu hybrid architecture oscillator at 20 GHz
Études de nouvelles architectures de composants intégrés sensibles à la lumière en filière FDSOI pour les applications de type imageur by Lina Kadura( )

1 edition published in 2019 in English and held by 2 WorldCat member libraries worldwide

Un nouveau type de capteur de lumière appelé FDPix, composé d'un transistor (1T) par pixel, est étudié. Il consiste à co-intégrer un transistor FDSOI (silicium sur isolant entièrement déserté) avec une photodiode pour permettre la détection de la lumière par polarisation arrière optique. Les charges photogénérées dans la diode induisent un décalage de tension de seuil (VT) sous illumination, appelé LIVS. Le LIVS est dû au couplage capacitif entre les grilles avant et arrière du transistor FDSOI et représente la métrique de performance clé à extraire et à optimiser. Dans ce travail, le comportement du dispositif en régimes continu et transitoire a été étudié et modélisé de manière approfondie. Bien qu'ils ne se limitent pas à ce nœud, tous les dispositifs testés ont été fabriqués en technologie FDSOI 28nm. Au moyen de simulations TCAD et de caractérisations électro-optiques, les paramètres du dispositif, tels que le facteur de couplage (BF) et le profil de la jonction, ont été optimisés pour améliorer ses performances. Il a été constaté que le FDPix est en fait un capteur à double réponse. Il présente une réponse linéaire aux intensités lumineuses faible qui se traduit par une sensibilité élevée, ainsi qu'une réponse logarithmique aux intensités élevées assurant une grande plage dynamique (DR) supérieure à 120 dB. Un modèle dédié a été développé et implémenté en environnement SPICE pour la conception de circuits. Ainsi, des nouveaux pixels, analogiques et numériques, ont été conçus, fabriqués et testés. Les résultats obtenus et présentés dans ce travail montrent le réel potentiel d'implémentation du FDPix dans des capteurs de lumière intelligents, ultra compacts, et de faible consommation, destinés aux applications More-than-Moore
Traitements numériques pour l'amélioration de la stabilité des détecteurs spectrométriques à fort flux pour l'imagerie X by Cinzia De cesare( )

1 edition published in 2018 in English and held by 2 WorldCat member libraries worldwide

The emergence of CdTe Photon Counting Detectors (PCD) with energy discrimination capabilities, opens up new perspectives in X-ray imaging. Medical and security applications are characterized by very high X-ray fluxes and consequently require a very fast shaper in order to limit dead time losses due to pile-up. However, if the shaper is faster than the collection of the charges in the semiconductor, there is a loss of charge called ballistic deficit. Moreover, variations of the electric field profile in the detector over time cause a change in the collection time of the charges. As a result, the conversion gain of the detector will be affected by these variations. The instability of the response is visible over time as a channel shift of the spectra, resulting in a false information of the photon energy. The aim of this work is to characterize this instability in order to understand the mechanisms behind them and to develop a method to correct its effect. We proposed a correction algorithm based on the use of two Single Delay Line (SDL) shaping amplifiers. A fast SDL is used to measure the X-ray spectra at high count rates with limited count rate losses. A slow SDL is used to measure the full collected charge in order estimate a correction factor for the compensation of the ballistic deficit fluctuations of the fast SDL. An important step is to sort the processed pulses in order to reject pile-up and other undesirable effects that may degrade the measurement of the correction factor. The proposed method was implemented in an FPGA in order to correct the ballistic deficit in real-time and to give a stable response of the detector at very high fluxes. The method was tested with a 4x4 pixels detector (CdTe) of 3 mm thickness and 800 micron pitch, which is able to measure transmitted X-ray spectra in the energy range of 20-160 kV on 256 energy bins. The developed method was initially tested at low count rate with a Co-57 and an Am-241 gamma-ray sources, then at high count rates up to ~2 Mc/s with an X-ray source. With the characterization and the validation of this innovative algorithm we prove its ability in providing a stable response of the detector over time without affecting the energy resolution (~7% at 122 keV) and the dead time (~70 ns)
Caractérisation et modélisation des performances hautes fréquences des réseaux d'interconnexions de circuits avancés 3D : application à la réalisation d'imageurs de nouvelle génération by Ludovic Fourneaud( )

1 edition published in 2012 in French and held by 2 WorldCat member libraries worldwide

The aim of this doctoral work is to study the new kind of interconnections like TSV (Through Silicon Via), redistribution lines (RDL) and copper pillars used in 3D integration context in advanced microelectronic components. An example of 3D integration application could be an imager designed by staking an optical sensor chip upon a processor chip. In order to understand and quantify the electrical behaviour of these new interconnection components, the first issue was about electrical characterization in a very wide frequency band (10 MHz - 60 GHz) of these elements, buried in their complex environment, in particular with the analysis of the silicon substrate loss impact which can be found in a wide band of conductivities from very low (0 S/m) to very high (10 000 S/m). Subsequently, a second issue appears from the need to develop mathematical models to predict the electrical behavior of 3D interconnects. The developed models have to take into account losses, coupling effects and some phenomena appearing with the rise of frequency (eddy currents) according to material characteristics, dimensions and architecture (from high to low density of integration). Finally, based on developed models, the last part presents a study on routing strategies in the 3D stacking chip from the analysis of signal integrity. By contrasting various environments, binary signals flow or dimensions of TSV and RDL, conclusions emerge on the best strategies to use to improve performances of circuits designed in 3D integration
Optimisation du procédé de réalisation pour l'intégration séquentielle 3D des transistors CMOS FDSOI by Cuiqin Xu( )

1 edition published in 2012 in French and held by 2 WorldCat member libraries worldwide

L'activation à basse température est prometteuse pour l'intégration 3D séquentielle où lebudget thermique du transistor supérieur est limité (<650 ºC) pour ne pas dégrader letransistor inférieur, mais aussi dans le cas d'une intégration planaire afin d'atteindre des EOTultra fines et de contrôler le travail de sortie de la grille sans recourir à une intégration de type« gate-last ». Dans ce travail, l'activation par recroissance en phase solide (SPER) a étéétudiée afin de réduire le budget thermique de l'activation des dopants.L'activation à basse température présente plusieurs inconvénients. Les travauxprécédents montrent que les fuites de jonctions sont plus importantes dans ces dispositifs.Ensuite, des fortes désactivations de dopants ont été observées. Troisièmement, la faiblediffusion des dopants rend difficile la connexion des jonctions source et drain avec le canal.Dans ce travail, il est montré que dans un transistor FDSOI, l'augmentation des fuites dejonctions et la désactivation du Bore peuvent être évités grâce à la présence de l'oxyde enterré.De plus les conditions d'implantation ont été optimisées et les transistors activés à650 ºC atteignent les performances des transistors de référence
Contribution à l'étude expérimentale des résistances d'accès dans les transistors de dimensions deca-nanométrique des technologies CMOS FD-SOI by Jean-Baptiste Henry( )

1 edition published in 2018 in French and held by 2 WorldCat member libraries worldwide

The reduction of the dimensions of field effect MOS transistors has slowed down during the last years due to the increasing importance of parasitic factors such as access resistance. As a matter of fact, channel miniaturisation was accompanied by a reduction of its intrinsic resistance while that of the access region at the frontier with the channnel stayed constant or increased. The goal of this thesis was to set a new electrical characterization method to take into account this parasitic component long considered negligible in by industrials.In the first chapter, CMOS technologies working and its FD-SOI adaptation specificities are presented. The second half of the chapter deals with the state of the art of electrical characterization and their hypothesis about access resistance.The second chapter present a new resistive and capacitive parasitic components extraction method using transistors of close channel length. The results are then compared to existing models from which, a new one more physically accurate is proposed.The third chapter expose a new electrical characterization method based on Y function allowing the analyze of transistor behavior on the whole working regime. This new method is then combined with the one developped in the previous chapter to build a new experimental protocol to correct and analyze the impact of access resistances on current curves and parameters.Finally, the last chapter apply this new methodology to the case of stochastic mismatch between transistors. The results are then compared to the methods used by industrials and academics, each of them having their own pros and cons. The new method proposed tries to keep the best of both previous one
Développement de SPADs (Single Photon Avalanche Diodes) à cavité de germanium sur silicium en intégration 3D avec une technologie silicium CMOS 40nm by Younes Benhammou( )

2 editions published in 2020 in French and held by 2 WorldCat member libraries worldwide

This thesis deals with a family of photo-detectors called SPAD for Single Photon Avalanche Diodes which are a PN junctions reverse biased beyond the breakdown voltage. SPADs diodes are known to have very good performance in detecting low light fluxes with an extremely fast response. In order to improve the near infrared detection efficiency of SPAD diodes on silicon, the objectives of the thesis are to design, manufacture and characterize a new generation of SPAD photodiodes in 40nm CMOS technology by integrating a germanium cavity. The work carried out includes i) design and simulation using TCAD tools to propose an optimized original architecture, ii) development of the process flow in industrial imager technological with the creation of new bricks such as etch of the cavity and epitaxy of germanium in-situ doped 3) the electro-optical characterization of the manufactured devices. The results obtained reveal technological difficulty to produce a silicon-germanium heterojunction without defects. Nevertheless, the measurements carried out demonstrated the ability of this new family of germanium cavity SPADs on a silicon platform to detect wavelengths up to 1300nm, demonstrating a strong potential for time of light applications
Compréhension de l'apport des contraintes mécaniques sur les performances électriques des transistors avancés sur SOI by Anouar Idrissi-El Oudrhiri( )

1 edition published in 2016 in French and held by 2 WorldCat member libraries worldwide

L'évolution des performances des dispositifs microélectroniques se heurte aux limites de la miniaturisation. Les contraintes mécaniques constituent un levier potentiel pour dépasser ces limitations. Il est cependant indispensable de bien maitriser leur génération et de connaitre leur influence sur le transport dans le canal. L'objectif de cette thèse vise à étudier l'évolution de la contrainte mécanique en technologie CMOS et son influence sur le transport électronique dans des technologies sub-20nm réalistes. Ce travail s'appuie sur des simulations mécaniques bidimensionnelles. Différentes architectures TriGate et FDSOI sont alors étudiées. Les contraintes obtenues sont comparées à des mesures issues de la diffraction électronique. Plusieurs méthodes de caractérisation électrique et d'extraction de paramètres de transistor MOS sont utilisées. Parmi elles figurent notamment la technique de l'extraction de la mobilité par magnétorésistance. Nous analysons les variations de mobilité en fonction des dimensions et de leur impact sur la contrainte mécanique. Enfin nous utilisons la simulation TCAD pour explorer le potentiel de nouvelles briques technologiques innovantes en voie de développement pour des générations ultérieures. Parmi elles, citons l'intégration des zones fortement contraintes par des source-drains en SiGe à fort pourcentage en germanium ou l'impact des relaxations introduites par l'utilisation des grilles sacrificielles au cours de la fabrication. Dans cette perspective, des simulations électriques basées sur une approche piézo-résistive deviennent indispensables
Modélisation compacte de transistors MOSFETs à canal III-V et films minces pour applications CMOS avancées by Gaspard Hiblot( )

1 edition published in 2015 in English and held by 2 WorldCat member libraries worldwide

Les MOSFET III-V sont considérés comme des candidats potentiels pour les futures générations d'applications à base de logique CMOS, grâce à leurs remarquables propriétés de transport.D'un autre côté, ils souffrent de désavantages physiques (tels que les courants tunnels ou leur faible densité d'états), et de difficultés technologiques (en particulier les états d'interface), qui peuvent détériorer leur performance.Dans cette thèse, un modèle physique et compact du MOSFET III-V est établi. Il inclut une description des effets canaux courts, de la charge d'inversion (considérant aussi les effets de structure de bandes dans les canaux fins), les caractéristiques de transport, les courants tunnels, et les composants externes tels que les résistances d'accès et les capacités parasites.En utilisant ce modèle, la performance des MOSFET III-V est évaluée par rapport à celle du Si, et une feuille de route incluant ces dispositifs est présentée.Il est démontré que les canaux à matériaux III-V pourraient présenter une meilleure performance que le Si, pourvu que le problème des pièges d'interface soit résolu. Si tel est le cas, ils pourraient être introduits au noeud "7nm".La densité de pièges, à partir de laquelle la performance des MOSFET III-V devient pire que celle du Si, dépend de l'architecture considérée.Enfin, les canaux très fins nécessaires pour atteindre une bonne performance avec les matériaux III-V risquent de poser des problèmes de variabilité, qui pourraient avec des répercussions négatives au niveau de la conception du circuit
Optimisation des jonctions de dispositifs (FDSOI, TriGate) fabriqués à faible température pour l'intégration 3D séquentielle by Luca Pasini( )

1 edition published in 2016 in English and held by 2 WorldCat member libraries worldwide

L'intégration 3D séquentielle représente une alternative potentielle à la réduction des dimensions afin de gagner encore en densité d'une génération à la suivante. Le principal défi concerne la fabrication du transistor de l'étage supérieur avec un faible budget thermique; ceci afin d'éviter la dégradation du niveau inférieur. L'étape de fabrication la plus critique pour la réalisation du niveau supérieur est l'activation des dopants. Celle-ci est généralement effectuée par recuit à une température supérieure à 1000 °C. Dans ce contexte, cette thèse propose des solutions pour activer les dopants à des températures inférieures à 600 °C par la technique dite de recristallisation en phase solide. Les conditions de dopage ont été optimisées pour améliorer le niveau d'activation et le temps de recuit tout en réduisant la température d'activation jusqu'à 450°C. Les avancées obtenues ont été implémentées sur des dispositifs avancés FDSOI et TriGate générant des dispositifs avec des performances inférieures aux références fabriquées à hautes températures (supérieures à 1000 °C). En utilisant des simulations TCAD et en les comparant aux mesures électriques, nous avons montré que la région la plus critique en termes d'activation se trouve sous les espaceurs de la grille. Nous montrons alors qu'une intégration dite « extension first » est le meilleur compromis pour obtenir de bonnes performances sur des dispositifs fabriqués à faible température. En effet, l'implantation des dopants avant l'épitaxie qui vise à surélever les sources et drains compense l'absence de diffusion à basse température. Ces résultats ont par la suite été étendus pour des dispositifs TriGate et FinFETs sur isolants. Pour la première fois, l'intégration « extension first » a été démontrée pour des N et PFETs d'une technologie 14 nm FDSOI avec des résultats prometteurs en termes de performances. Les résultats obtenus montrent notamment qu'il est possible d'amorphiser partiellement un film très mince avant d'effectuer une recroissance épitaxiale sur une couche dopée. Finalement, une implantation ionique à relativement haute température (jusqu'à 500 °C) a été étudiée afin de doper les accès sans amorphiser totalement le film mince, ce qui est critique dans le cas des dispositifs FDSOI et FinFET. Nous montrons que les niveaux d'activation après implantation sont trop faibles pour obtenir des bonnes performances et que l'implantation ionique « chaude » est prometteuse à condition d'être utilisée avec un autre mécanisme d'activation comme le recuit laser
Ingénierie de jonctions tunnel pour améliorer les performances du transistor mono-électronique métallique by Khalil El Hajjam( )

2 editions published between 2015 and 2020 in French and held by 2 WorldCat member libraries worldwide

Today, several technological barriers and physical limitations arise against the miniaturization of the CMOS: leakage current, short channel effects, hot carrier effect and the reliability of the gate oxide. The single electron transistor (SET) is one of the emerging components most capable of replacing CMOS technology or provide it with complementary technology. The work of this thesis deals with the improvement of the electrical characteristics of the single electron transistor by optimizing its tunnel junctions. This optimization initially starts with a study of conduction modes through the tunnel junction. It concludes with the development of an optimized tunnel junction based on a stack of dielectric materials (mainly Al2O3, HfO2 and TiO2), having different properties in terms of barrier heights and relative permittivities. This document, therefore, presents the theoretical formulation of the SET's requirements and of its tunnel junctions, the development of appropriate simulation tools - based on the transmission matrix model- for the simulation of the SET tunnel junctions current, the identification of tunnel junctions optimization strategies from the simulations results and finally the experimental study and technological integration of the optimized tunnel junctions into the metallic SET fabrication process using the atomic layer deposition (ALD) technique. This work allowed to demonstrate the significance of SET tunnel junctions engineering in order to increase its operating current while reducing leakage and improving its operation at higher temperatures
Integration of Single Photon Avalanche Diodes in Fully Depleted Silicon-on-Insulator Technology by Tulio Chaves De Albuquerque( Book )

2 editions published in 2019 in English and held by 2 WorldCat member libraries worldwide

This work aims at the design, simulation, modelling and electrical characterization of Single Photon Avalanche Diodes (SPAD) in an advanced Fully Depleted Silicon on Insulator (FDSOI) technology. SPADs are PN junctions reversed bias above breakdown voltage, operating in the so-called Geiger mode. Such an implementation should provide an intrinsic monolithic integration of those devices, along with their mandatory associated electronics, thanks to the buried oxide layer present in that technology, optimizing fill factor. Due to its high sensitivity, SPAD are useful for several applications, such as Time of Flight (ToF) and Fluorescence Lifetime Imaging Microscopy (FLIM) measurements, as well as the detection of charged particles, in high-energy physics domain. The designed cells follow the main design rules imposed by the foundry and present variations in aspect as integration zone, geometry, guard distance and quenching circuit. TCAD simulations were performed in order to estimate some of the SPAD main Figures of Merit. Several avalanche and carrier generation models were studied for better adapting the simulated model to the actual fabricated devices. Electrical characterizations were realized for estimating important parameters such as breakdown voltage, Dark Count Rate (DCR) and electroluminescence response. Although the obtained results are still poor when compared to State-of-the-Art, its feasibility was demonstrated and can be used as a proof of concept, at the same time that improvements are proposed
Imageur CMOS ultra haute sensibilité by Rabih Kazma( )

1 edition published in 2016 in French and held by 2 WorldCat member libraries worldwide

Il existe une multitude d'applications où la détection de très faibles niveaux lumineux (jusqu'à quelques photons, voir le photon unique) est une partie clé de la mesure dans des domaines tels que l'imagerie médicale, l'astrophysique. Jusqu'à un passé récent, le seul composant permettant de détecter des niveaux aussi bas que le photon unique était le photomultiplicateur. Ce composant est volumineux, fragile, nécessite l'utilisation de hautes tensions et possède une résolution spatiale faible. Depuis quelques années, la faisabilité de photodétecteurs à photons uniques connus sous l'acronyme de SPAD (pour Single-Photon Avalanche Diode) dans un procédé de fabrication CMOS standard a été démontrée. Ces avancées permettent de réaliser des imageurs de haute résolution et grande sensibilité. Le travail dans cette thèse démarre par la compréhension du comportement de l'élément photosensible (le SPAD) pour finir par la conception du circuit de lecture associé au SPAD. Le deuxième axe de travail proposé dans cette thèse est un modèle haut niveau du SPAD suivi par son circuit de lecture. Le troisième axe propose une nouvelle architecture de lecture qui vise l'amélioration de la dynamique globale. Finalement, dans le dernier chapitre on propose une réalisation électrique CMOS du circuit à dynamique élevée
Intégration monolithique en 3D : étude du potentiel en termes de consommation, performance et surface pour le nœud technologique 14nm et au-delà by Alexandre Ayres de sousa( )

1 edition published in 2017 in English and held by 2 WorldCat member libraries worldwide

L'intégration 3DVLSI, également connue sous le nom d'intégration monolithique ou séquentielle, est présentée et évaluée dans cette thèse comme une alternative à la réduction du nœud technologique des circuits logiques CMOS. L'avantage principal de cette technologie par rapport à l'intégration parallèle 3D, déjà existante, est l'alignement précis entre les niveaux, ce qui permet des contacts 3D réduits et plus proches. Un autre avantage, extrêmement favorable à l'approche 3DVLSI, est l'amélioration du placement et du routage par rapport aux circuits planaires, notamment parce qu'elle permet des interconnexions plus courtes et qu'elle offre a un degré de liberté supplémentaire dans la direction Z pour la conception. Par exemple, les fils les plus longs dans les circuits planaires peuvent ainsi être réduits grâce aux contacts 3DCO, en diminuant les éléments parasites d'interconnexion. Il est ainsi possible d'augmenter la vitesse du circuit et de réduire la puissance électrique. Dans ce contexte, la thèse a été divisée en deux parties. La première partie traite de l'évaluation de la Consommation, des Performances et de la Surface (CPS) et donne des recommandations pour la conception des circuits 3D. La deuxième partie traite la variabilité des circuits 3D en utilisant un modèle statistique unifié, et en proposant une approche pour la variabilité des circuits multi-niveaux
Fabrication de CMOS à basse température pour l'intégration 3D séquentielle by Cao-Minh Lu( )

1 edition published in 2017 in French and held by 2 WorldCat member libraries worldwide

As the scaling of transistors following Moore's law seems to slow down due to physical, technological and economical barriers, it becomes mandatory to find alternatives to cope with the increasing demand in electronics: computing and telecommunication, smart and interconnected objects, medical and biological fields... To that end, the use of the third dimension, in opposition to the planar processing of electronical devices, appears to be a promising option. Indeed, 3D integration allows incorporating more devices per area by stacking them at a lower technological and economical cost than scaling. More specifically, 3D sequential or CoolCubeTM at CEA-Leti allows benefiting fully from the third dimension by processing successively one on top of each other each level of a die, allowing an optimal alignment of single transistors at each layer. However, several technological barriers specific to 3D Sequential Integration need then to be alleviated.In this work, we will study the reduction of thermal budget for the transistors fabrication, which is required to not damage bottom levels during the processing of top devices. First, we will define the maximal thermal budget in order not to degrade bottom layers prior to identifying the technological modules impacted during the fabrication of a transistor. We will then see in this work that not only new materials need to be studied, but also new processes and new annealing techniques. Specifically, we will first evaluate the use of low-k dielectrics as gate offset spacers, allowing the improvement of devices dynamic performance. Then we will present different strategies of surface preparation and epitaxial growth at low temperature for the formation of raised sources and drains. Finally, we will study the impact of a low thermal budget process flow along with novel microwaves and laser annealing techniques on the gate stack properties. In particular, we will see that the biggest challenge in a low thermal budget integration is to get a good reliability of transistors. This study leads to a proposed low thermal budget process flow for transistor fabrication compatible with 3D Sequential Integration
Caractérisation et modélisation de nouvelles capacités «Through Silicon Capacitors» à forte intégration pour la réduction de consommation et la montée en fréquence dans les architectures 3D de circuits intégrés by Khadim Dieng( )

1 edition published in 2016 in French and held by 2 WorldCat member libraries worldwide

The decrease of transistor's gate length was the key driver of the development of microelectronic integrated circuits in recent decades. However, this development of microelectronic circuits has led to a greater density of interconnection lines, generating high losses, slowdowns and crosstalk on the transmitted signals, and an increase of the parasitic impedance of interconnections lines. The latter is detrimental to the power integrity of the active components in the circuit. Its increase increases the risk of developing numerical errors leading to a system's malfunction. It is therefore necessary to reduce the impedance of the power distribution network of integrated circuits. To do this, the decoupling capacitors are used and placed hierarchically on different floors of the circuits and in their entirety (PCB, package, interposer, chip).These doctoral works are in the context of recent developments in new 3D integration solutions in microelectronics and they carry on studying new 3D capacitors, highly integrated, presenting high capacitance values (> 1 nF), and developed by using the depth of silicon interposeur level. Inspired from the Through Silicon Vias (TSV), these newly developed 3D capacitors are named Through Silicon Capacitors (TSC). They are a key element for improving the performance of the power integrated circuits because they can efficiently reduce the consumption of circuits thanks to their direct integration in silicon interposer which is used to stack chips. These 3D components allow tor reach high capacitance density up to 35 nF/mm². The issues are strategic for high speed embedded applications and more generally in an economic and societal environment aware of our energy limits. Moreover these decoupling capacitors must operate at frequencies up to 2 GHz or 4 GHz, which tend to maximize the parasitic effects which affect the energy efficiency of power distribution networks. This is made possible by optimizing their integration and by the use of copper layers with a good conductivity higher than 45 MS / m conductivity as electrodes.The technologies used to fabricate the TSC are developed by CEA-LETI and STMicroelectronics. The electrical behavior of those TSC remained hitherto little known and their performances difficult to quantify. The studies conducted in this thesis were to model these new components by taking into account the material and geometrical parameters in order to know the parasitic effects. The established electrical models have faced electrical characterizations carried out over a wide frequency range (DC to 40 GHz). This work allow to optimize the TSC architecture and their integration in a power distribution network (Power Distribution Network - NDS) prove that they are good candidate for decoupling operations
Implémentation de PCM (Process Compact Models) pour l'étude et l'amélioration de la variabilité des technologies CMOS FDSOI avancées by Yvan Denis( )

1 edition published in 2016 in English and held by 2 WorldCat member libraries worldwide

Récemment, la course à la miniaturisation a vue sa progression ralentir à cause des défis technologiques qu'elle implique. Parmi ces obstacles, on trouve l'impact croissant de la variabilité local et process émanant de la complexité croissante du processus de fabrication et de la miniaturisation, en plus de la difficulté à réduire la longueur du canal. Afin de relever ces défis, de nouvelles architectures, très différentes de celle traditionnelle (bulk), ont été proposées. Cependant ces nouvelles architectures demandent plus d'efforts pour être industrialisées. L'augmentation de la complexité et du temps de développement requièrent de plus gros investissements financier. De fait il existe un besoin réel d'améliorer le développement et l'optimisation des dispositifs. Ce travail donne quelques pistes dans le but d'atteindre ces objectifs. L'idée, pour répondre au problème, est de réduire le nombre d'essai nécessaire pour trouver le processus de fabrication optimal. Le processus optimal est celui qui conduit à un dispositif dont les performances et leur dispersion atteignent les objectifs prédéfinis. L'idée développée dans cette thèse est de combiner l'outil TCAD et les modèles compacts dans le but de construire et calibrer ce que l'on appelle un PCM (Process Compact Model). Un PCM est un modèle analytique qui établit les liens entre les paramètres process et électriques du MOSFET. Il tire à la fois les bénéfices de la TCAD (puisqu'il relie directement les paramètres process aux paramètres électriques) et du modèle compact (puisque le modèle est analytique et donc rapide à calculer). Un PCM suffisamment prédictif et robuste peut être utilisé pour optimiser les performances et la variabilité globale du transistor grâce à un algorithme d'optimisation approprié. Cette approche est différente des méthodes de développement classiques qui font largement appel à l'expertise scientifique et à des essais successifs dans le but d'améliorer le dispositif. En effet cette approche apporte un cadre mathématique déterministe et robuste au problème.Le concept a été développé, testé et appliqué aux transistors 28 et 14 nm FD-SOI ainsi qu'aux simulations TCAD. Les résultats sont exposés ainsi que les recommandations nécessaires pour implémenter la technique à échelle industrielle. Certaines perspectives et applications sont de même suggérées
 
moreShow More Titles
fewerShow Fewer Titles
Audience Level
0
Audience Level
1
  General Special  
Audience level: 0.95 (from 0.90 for Utilisatio ... to 0.96 for Ingénieri ...)

Alternative Names
Calmon, F.

Languages
French (13)

English (12)