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Leveugle, Régis

Overview
Works: 48 works in 63 publications in 2 languages and 84 library holdings
Genres: Conference papers and proceedings 
Roles: Thesis advisor, Other, Opponent, Author, Editor
Publication Timeline
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Most widely held works by Régis Leveugle
Synthèse automatique de contrôleurs avec contraintes de sûreté de fonctionnement by Raphaël Rochet( Book )

2 editions published between 1996 and 2008 in French and held by 4 WorldCat member libraries worldwide

Cette thèse propose de nouvelles méthodes de synthèse automatique des contrôleurs internes aux circuits numériques. Elles permettent en particulier d'intégrer, directement au niveau du contrôleur, des dispositifs de détection d'erreurs ou de tolérance aux fautes. En ce qui concerne la détection d'erreurs, quatre flots de synthèse ont été implantés. Deux d'entre eux utilisent la méthode classique de duplication et comparaison, tandis que les deux autres sont basés sur la vérification d'un flot de contrôle par analyse de signature. La signature est une information permettant de caractériser la séquence parcourue d'états du contrôleur. La vérification du flot de contrôle correspond à la détection des séquences illégales d'états. En ce qui concerne la tolérance aux fautes, quatre flots ont été implantés. Deux d'entre eux utilisent la méthode classique de triplement et vote majoritaire, tandis que les deux autres sont basés sur l'utilisation d'un code correcteur d'erreurs lors du codage du contrôleur. Une erreur survenant dans le code de l'état courant peut ainsi être corrigée en utilisant les propriétés du code correcteur choisi. L'analyse des résultats de synthèse de nombreux exemples montre l'intérêt des nouvelles méthodes de détection et de tolérance proposées, et des algorithmes de synthèse implantés. Ainsi, ces méthodes et ces algorithmes permettent, entre autres, de définir de nouveaux compromis coût/sûreté de fonctionnement, en réduisant sensiblement le coût matériel de la redondance implantée. L'automatisation des traitements permet de plus de réduire le coût de conception lié à l'amélioration de la sûreté de fonctionnement des contrôleurs, en particulier lorsque des techniques plus pointues sont préférées à la redondance massive
Selected papers from IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems (DFT) : [San Francisco, California (October 24-26, 2001)] by International Symposium on Defect and Fault Tolerance in VLSI Systems( Book )

3 editions published in 2003 in English and held by 3 WorldCat member libraries worldwide

Optimisation et analyse de performances en synthese RTL orientee par le controle by Chahram Safinia( )

2 editions published in 1995 in French and held by 3 WorldCat member libraries worldwide

Cette thèse se situe dans le domaine de la synthèse RTL, qui consiste en la conversion d'une description comportementale en termes de transferts de registres en une description structurelle. La description initiale se fait à partir du langage VHDL. En synthèse orientée par le contrôle, les spécifications distinctes d'un contrôleur (partie contrôle ou PC) chargée du séquencement des opérations, et d'un chemin de données (partie opérative ou PO) chargé du traitement des données sont extraites. Les problèmes à résoudre peuvent alors être répartis en trois catégories: la synthèse optimisée de la PC, l'implantation optimisée de la PO, et la détermination d'un schéma de synchronisation optimal entre ces deux blocs. Cette thèse se consacre à l'étude des deux derniers problèmes. Les implantations du chemin de données sur cellules standard et sur cellules dédiées sont étudiées. Des estimateurs d'efficacité d'implantation sur chaque cible sont recherchés. Ils sont obtenus par une caractérisation du chemin de données, d'après sa structure, sa composition, et la taille des données. Leurs valeurs, dont le calcul peut être automatisé, sont considérées en fonction du compromis surface/vitesse souhaité par le concepteur, et permettent de prédire la cible d'implantation menant au chemin de données optimal. La sélection du schéma d'horloge optimal, permettant le gain de vitesse maximum, est fonction des caractéristiques temporelles du circuit. Ces dernières sont généralement estimées à partir de la spécification structurelle. Or, dans une telle estimation, certains faux chemins sont inévitablement pris en compte, par manque de connaissances relatives à la fonctionnalité du circuit. Dans un premier temps, l'existence de ces faux chemins est mis en évidence, en particulier dans les chemins de données. Ensuite, ils sont définis formellement et des algorithmes de détection de ces faux chemins sont élaborés. Ils sont essentiellement basés sur l'exploitation des informations contenues dans la spécification initiale au niveau comportemental. La mise au point de schémas de synchronisation entre la PC et la PO, permettant une augmentation de la vitesse du circuit, est l'objet de la dernière partie. Les schémas proposés sont recouvrants, et permettent le fonctionnement simultané de différents blocs du circuit, contrairement au schéma classique où les différents blocs sont actifs successivement. Les cas les plus généraux sont traités, chacun correspondant à une situation où l'un des blocs du circuit est critique. L'application d'un schéma recouvrant nécessite toutefois la satisfaction de contraintes qui sont clairement définies, mais qui ne peuvent pas toujours être tolérées. Lorsqu'un schéma recouvrant peut être appliqué, les méthodes préconisées pour l'estimation des caractéristiques temporelles permettent de déterminer automatiquement le schéma optimal parmi ceux proposés
Test en ligne des systèmes à base de microprocesseur by Thierry Michel( )

2 editions published in 1993 in French and held by 3 WorldCat member libraries worldwide

Cette thèse traite de la vérification en ligne, par des moyens matériels, du flot de contrôle d'un système a base de microprocesseur. Une technique de compaction est utilisée pour faciliter cette vérification (analyse de signature). La plupart des méthodes proposées jusqu'ici imposent une modification du programme d'application, afin d'introduire dans celui-ci des propriétés invariantes (la signature en chaque point de l'organigramme est indépendante des chemins préalablement parcourus). Les méthodes proposées ici, au contraire, ont comme caractéristique principale de ne pas modifier le programme vérifie et utilisent un dispositif de type processeur, disposant d'une mémoire locale, pour assurer l'invariance de la signature. Deux méthodes sont ainsi décrites. La première est facilement adaptable a différents microprocesseurs et présente une efficacité qui la place parmi les meilleures méthodes proposées jusqu'ici. La seconde methode a été dérivée de la première dans le but de diminuer la quantité d'informations nécessaire au test. Cette dernière methode a été implantée sur un prototype d'unité centrale d'automate programmable (avec la société télémécanique) et son efficacité a été évaluée par des expériences d'injection de fautes. Le cout d'implantation particulièrement faible dans le cas du prototype réalise peut permettre d'envisager une évolution de celui-ci vers un produit industriel
Implantations et protections de mécanismes cryptographiques logiciels et matériels by Marie-Angela Cornelie( )

1 edition published in 2016 in French and held by 2 WorldCat member libraries worldwide

The protection of cryptographic mechanisms is an important challenge while developing a system of information because they allow to ensure the security of processed data. Since both hardware and software supports are used, the protection techniques have to be adapted depending on the context.For a software target, legal means can be used to limit the exploitation or the use. Nevertheless, it is in general difficult to assert the rights of the owner and prove that an unlawful act had occurred. Another alternative consists in using technical means, such as code obfuscation, which make the reverse engineering strategies more complex, modifying directly the parts that need to be protected.Concerning hardware implementations, the attacks can be passive (observation of physical properties) or active (which are destructive). It is possible to implement mathematical or hardware countermeasures in order to reduce the information leakage during the execution of the code, and thus protect the module against some side channel attacks.In this thesis, we present our contributions on theses subjects. We study and present the software and hardware implementations realised for supporting elliptic curves given in Jacobi Quartic form. Then, we discuss issues linked to the generation of curves which can be used in cryptography, and we propose an adaptation to the Jacobi Quartic form and its implementation. In a second part, we address the notion of code obfuscation. We detail the techniques that we have implemented in order to complete an existing tool, and the complexity module which has been developed
Analyse de robustesse de systèmes intégrés numériques by Kais Chibani( )

1 edition published in 2016 in French and held by 2 WorldCat member libraries worldwide

Les circuits intégrés ne sont pas à l'abri d'interférences naturelles ou malveillantes qui peuvent provoquer des fautes transitoires conduisant à des erreurs (Soft errors) et potentiellement à un comportement erroné. Ceci doit être maîtrisé surtout dans le cas des systèmes critiques qui imposent des contraintes de sûreté et/ou de sécurité. Pour optimiser les stratégies de protection de tels systèmes, il est fondamental d'identifier les éléments les plus critiques. L'évaluation de la criticité de chaque bloc permet de limiter les protections aux blocs les plus sensibles. Cette thèse a pour objectif de proposer des approches permettant d'analyser, tôt dans le flot de conception, la robustesse d'un système numérique. Le critère clé utilisé est la durée de vie des données stockées dans les registres, pour une application donnée. Dans le cas des systèmes à base de microprocesseur, une approche analytique a été développée et validée autour d'un microprocesseur SparcV8 (LEON3). Celle-ci repose sur une nouvelle méthodologie permettant de raffiner les évaluations de criticité des registres. Ensuite, une approche complémentaire et plus générique a été mise en place pour calculer la criticité des différents points mémoires à partir d'une description synthétisable. L'outil mettant en œuvre cette approche a été éprouvé sur des systèmes significatifs tels que des accélérateurs matériels de chiffrement et un système matériel/logiciel basé sur le processeur LEON3. Des campagnes d'injection de fautes ont permis de valider les deux approches proposées dans cette thèse. En outre, ces approches se caractérisent par leur généralité, leur efficacité en termes de précision et de rapidité, ainsi que leur faible coût de mise en œuvre et leur capacité à ré-exploiter les environnements de validation fonctionnelle
Evaluation prédictive de la sûreté de fonctionnement d'un circuit intégré numérique by Karim Hadjiat( Book )

2 editions published in 2005 in French and held by 2 WorldCat member libraries worldwide

The probability of transient faults increases with the evolution of technologies. There is a corresponding increased demand for an early analysis of erroneous behaviours. This work concerns the study of two complementary aspects: fault injection in circuits described in RT level VHDL and analysis of the results obtained at the end of a fault injection campaign. We present a new approach for mutant generation, allowing circuit instrumentation for heterogeneous fault models. The proposed analysis flow allows a designer to mix single bit-flips (SEU), multiple bit-flips and erroneous transitions when defining a fault injection campaign. Furthermore, we target the most efficient generation with respect to multiple constraints, including (1) simple and automatic modification of the initial circuit description, (2) limited set of additional inputs for injection control and (3) limited hardware overhead after synthesis for compatibility with emulation-based fault injection campaigns. ln the analysis flow, a behavioural model is generated, allowing the designer to identify the detailed error propagation paths in the circuit. Such an analysis aims at identifying very early in the design flow the unacceptable failure modes of a circuit, in order to immediately modify its description to improve its robustness
Sécurisation matérielle pour la cryptographie à base de courbes elliptiques by Simon Pontie( )

1 edition published in 2016 in French and held by 2 WorldCat member libraries worldwide

Many applications require achieving high security level (confidentiality or integrity). My thesis is about hardware acceleration of asymmetric cryptography based on elliptic curves (ECC). These systems are rarely in a controlled environment. With this in mind, I consider potential attackers with physical access to the cryptographic device.In this context, a very flexible crypto-processor was developed that can be implemented as an ASIC or on FPGAs. To choose protections against physical attacks (power consumption analysis, fault injection, etc), I evaluate the security against side-channel attacks and the cost of the counter-measure based on operation unification. By mounting a new attack against a chip using Jacobi quartic curves, I show that re-using operands is detectable. By exploiting only some power consumption traces, I manage to recover the secret. I present also a new counter-measure allowing finding a compromise between security level, performances, and overheads. It uses random windows to accelerate computation, mixed to an optimized usage of dummy operations
Surveillance comportementale de systèmes et logiciels embarqués par signature disjointe by Selma Bergaoui( )

1 edition published in 2013 in French and held by 2 WorldCat member libraries worldwide

Critical systems, including embedded systems built around a single core microprocessor running a software application, can be the target of natural or malicious interferences that may cause transient faults. This work focuses on protections that can be implemented to detect the effects of such transient faults without any assumption about the multiplicity of generated errors. In addition, those errors can be either control flow errors or data errors. A new control flow checking method is first proposed. It monitors, without modifying the original system, that the instructions of the microprocessor application program are read without error and in the proper order. Data errors are also taken into account by an extension of the control flow checking. The proposed method offers a good compromise between overheads, latency detection and errors coverage. Trade-offs can also be tuned according to the application constraints. The methodology is demonstrated on a prototype built around a Sparc v8 microprocessor. Criticality evaluation functions developed in the frame of the proposed methodology are also used to evaluate the impact of compilation options on the intrinsic robustness of the application software
Réflexions autour de la méthodologie de vérification des circuits multi-horloges : analyse qualitative et automatisation by Mejid Kebaili( )

1 edition published in 2017 in French and held by 2 WorldCat member libraries worldwide

For several years now, the digital IC market has been requiring both more complex systems and reduced production times. In this context, the semiconductor chip maker companies call on external IP providers offering components working on dedicated clock signals. When these IPs communicate between them, the source and destination clocks are not the same, we talk about "Clock Domain Crossing" (CDC).CDC correspond to asynchronous communications and can cause critical failures. Furthermore, due to the complexity and the random nature of CDC issues, they can not be exhaustively checked with methods such as timing analysis or functional simulation. With the increase of CDC in the digital designs, EDA tools providers have developed software solutions dedicated to CDC static verification.Whereas, the designs are subject to continuous change, the verification tools are not able to be up to date. To resolve these practical issues, the CDC industrial verification is based on the specification of constraints and exclusions by the user. This manual flow, which replaces the tools, can mask bugs. Moreover, the human effort required by this approach is incompatible with the time allowed to industrial designs development.Our goal has been to automate the verification submitting solutions based on formal properties.The work consisted in the analysis of the different CDC design and verification approaches through the evaluation of main CDC checker tools. From the results obtained, we have formalized the practical problems and proposed models to obtain automatically exhaustive results. The tests have been performed on a processor-based subsystem (CPUSS) developed at STMicroelectronics.Adopting our models enables a complete checking of CPUSS in an automatic way, which is essential within a competitive industrial environment. Actually, the amount of information to be specified by the user has been reduced by half for each one of the evaluated tools. Otherwise, this work has shown that the development axis of the CDC tools despite the addition of functionalities such as hierarchical flows or fault injection, doesn't improve the quality of results (QoR). Since a collaboration has been established with the main tool providers some solutions would probably be included into the tools over the coming years
Analyse des effets d'attaques par fautes et conception sécurisée sur plate-forme reconfigurable by Gaëtan Canivet( Book )

2 editions published in 2009 in French and held by 2 WorldCat member libraries worldwide

La sécurité des traitements numériques est quelque chose d'important dans notre société actuelle. Un grand nombre d'applications nécessite de forts niveaux de sécurité et/ou de sûreté. Pour répondre à ces besoins, les applications utilisent souvent des composants ASICs. Les principaux problèmes de ce type de composant sont qu'ils sont dédiés à une application et nécessitent de forts volumes de production. Une autre approche possible consiste à utiliser des plates-formes reconfigurables telles que des FPGAs de type SRAM. Cependant, la mémoire de configuration de ces FPGAs est sensible aux perturbations, ce qui nécessite une étude spécifique. Cette thèse a pour objectif principal de caractériser les effets des injections de fautes par tirs laser et par application de surtensions dans ce type de composant. Lors de ce travail, nous avons pu analyser pour un type de FPGA la sensibilité des différents éléments configurant la logique programmable et identifier les principaux types de modification des interconnexions. Les effets obtenus ont été étudiés en fonction de plusieurs paramètres : focalisation du faisceau laser ou amplitude des surtensions, durée des perturbations et énergie. Le déterminisme des effets a également été analysé. Il a été montré pour les attaques par laser que la forme des zones de sensibilité dépend de la valeur initiale du bit et une interprétation a été proposée. Suite à ces différentes caractérisations, un crypto-processeur AES sécurisé contre les injections de fautes a été implanté sur le FPGA et attaqué. Les différences de robustesse avec l'implantation ASIC ont en particulier été analysées et une amélioration des contre-mesures a été proposée, implantée et validée
Génération de séquences de test pour l'accélération d'assertions by Laila Damri( )

1 edition published in 2012 in French and held by 2 WorldCat member libraries worldwide

With the increasing complexity of SoC, the verification process becomes a task more crucial at all levels of the design cycle, and monopolize a large share of development time. In this context, the assertion-based verification (ABV) has gained considerable popularity in recent years. This is to specify the behavior of the system through logico-temporal properties and check these properties by semiformal or formal methods. Specification languages such as PSL or SVA (IEEE) are commonly used to express these properties. Static verification techniques (model checking) or dynamic (during simulation) can be implemented. We are placed in the context of dynamic verification. Our assertions are expressed in PSL or SVA, and synthesizable descriptions VHDL or Verilog hardware surveillance monitors can be produced (Horus tool). These components can be used for design (simulation and/or emulation for circuit debug and validation) or as embedded components for monitoring the behavior of critical systems. For analysis in the design phase, either in simulation or emulation, the problem of generating test sequences arises. In effect, sequences of randomly generated test can lead to a low coverage conditions of activation monitors and, therefore, may be indicative of little satisfaction assertions. The methods of generation of test sequences under constraints do not provide real solution because the constraints can not be linked to temporal conditions. New methods must be specified and implemented, this's what we propose to study in this thesis
Portes logiques à base de CNTFETs : dispersion des caractéristiques et tolérance aux défauts by Trong Trinh Dang( Book )

2 editions published in 2008 in French and held by 2 WorldCat member libraries worldwide

Amongst novel nanodevices, CNTFETs are promising candidates. But circuits based on CNTFETs will have a high probability of manufacturing defects and large characteristic dispersions. In this context, this thesis studies the implementation of CNTFET-based elementary logic gates. A precise comparison of several logic structures shows the advantages of the complementary structure for future applications. The influence of parametric variations on the CNTFET and complementary logic gate characteristics is then analyzed. A synthetic study is presented on the specific defects and transient faults in CNTFET-based circuits. Finally, a redundant logic structure is proposed to reduce the effect of parametric dispersions and to improve the manufacturing yield by tolerating some defects
Modes de défaillance induits par l'environnement radiatif naturel dans les mémoires DRAMs : étude, méthodologie de test et protection by Antonin Bougerol( )

1 edition published in 2011 in French and held by 2 WorldCat member libraries worldwide

Les DRAMs sont des mémoires fréquemment utilisées dans les systèmes aéronautiques et spatiaux. Leur tenue aux radiations doit être connue pour satisfaire les exigences de fiabilité des applications critiques. Ces évaluations sont traditionnellement faites en accélérateur de particules. Cependant, les composants se complexifient avec l'intégration technologique. De nouveaux effets apparaissent, impliquant l'augmentation des temps et des coûts de test. Il existe une solution complémentaire, le laser impulsionnel, qui déclenche des effets similaires aux particules. Grâce à ces deux moyens de test, il s'est agi d'étudier les principaux modes de défaillance des DRAMs liés aux radiations : les SEUs (Single Event Upset) dans les plans mémoire, et les SEFIs (Single Event Functional Interrupt) dans les circuits périphériques. L'influence des motifs de test sur les sensibilités SEUs et SEFIs selon la technologie utilisée a ainsi été démontrée. L'étude a de plus identifié l'origine des SEFIs les plus fréquents. En outre, des techniques de test laser ont été développées pour quantifier les surfaces sensibles des différents effets. De ces travaux a pu être dégagée une nouvelle méthodologie de test destinée à l'industrie. Son objectif est d'optimiser l'efficacité et le coût des caractérisations, grâce à l'utilisation de l'outil laser de façon complémentaire aux accélérateurs de particules. Enfin, une nouvelle solution de tolérance aux fautes est proposée : basée sur la propriété des cellules DRAMs d'être immune aux radiations lorsqu'elles sont déchargées, cette technique permet la correction de tous les bits d'un mot logique
Test en ligne des systèmes à base de microprocesseur by Thierry Michel( )

1 edition published in 2008 in French and held by 2 WorldCat member libraries worldwide

Cette thèse traite de la vérification en ligne, par des moyens matériels, du flot de contrôle d'un système a base de microprocesseur. Une technique de compaction est utilisée pour faciliter cette vérification (analyse de signature). La plupart des méthodes proposées jusqu'ici imposent une modification du programme d'application, afin d'introduire dans celui-ci des propriétés invariantes (la signature en chaque point de l'organigramme est indépendante des chemins préalablement parcourus). Les méthodes proposées ici, au contraire, ont comme caractéristique principale de ne pas modifier le programme vérifie et utilisent un dispositif de type processeur, disposant d'une mémoire locale, pour assurer l'invariance de la signature. Deux méthodes sont ainsi décrites. La première est facilement adaptable a différents microprocesseurs et présente une efficacité qui la place parmi les meilleures méthodes proposées jusqu'ici. La seconde methode a été dérivée de la première dans le but de diminuer la quantité d'informations nécessaire au test. Cette dernière methode a été implantée sur un prototype d'unité centrale d'automate programmable (avec la société télémécanique) et son efficacité a été évaluée par des expériences d'injection de fautes. Le cout d'implantation particulièrement faible dans le cas du prototype réalise peut permettre d'envisager une évolution de celui-ci vers un produit industriel
Analyse de signature et test en ligne intégré sur silicium by Régis Leveugle( Book )

2 editions published in 1990 in French and held by 2 WorldCat member libraries worldwide

CETTE THESE PROPOSE DES METHODES DE CONCEPTION POUR INTRODUIRE DES CAPACITES DE TEST EN LIGNE DANS DES CIRCUITS INTEGRES SUR SILICIUM. LA METHODE DE TEST EN LIGNE UTILISEE CONSISTE A VERIFIER UN FLOT DE CONTROLE PAR DETECTION DES CHEMINS ILLEGAUX. CETTE METHODE EST APPLIQUEE A PLUSIEURS NIVEAUX D'ABSTRACTION, A SAVOIR LA VERIFICATION DU BON DEROULEMENT D'UN PROGRAMME D'APPLICATION SUR UN SYSTEME A BASE DE MICROPROCESSEUR, ET LA VERIFICATION DU BON FONCTIONNEMENT DU SEQUENCEUR INTERNE D'UN CIRCUIT. POUR FACILITER CES VERIFICATIONS, DEUX TECHNIQUES SONT UTILISEES: LA COMPACTION PAR DIVISION POLYNOMIALE DES DONNEES A VERIFIER (RESPECTIVEMENT, LES CODES DES INSTRUCTIONS DU PROGRAMME ET LES CODES DES ETATS DU SEQUENCEUR) ET L'INSERTION DE PROPRIETES INVARIANTES SUR LA SIGNATURE AINSI OBTENUE (LA SIGNATURE DES DONNEES A VERIFIER EST, EN CHAQUE POINT DE L'ORGANIGRAMME DE CONTROLE, INDEPENDANTE DES CHEMINS PREALABLEMENT PARCOURUS). L'IMPLANTATION SUR SILICIUM DE CIRCUITS COMPLETS A DEMONTRE QUE CES TECHNIQUES DE TEST EN LIGNE ENTRAINENT UN TRES FAIBLE ACCROISSEMENT DE LA SURFACE (5 A 10% EN MOYENNE) ET PRATIQUEMENT AUCUNE DEGRADATION DES PERFORMANCES. CE RESULTAT EST DU A LA PRISE EN COMPTE DE LA TESTABILITE EN LIGNE A UN STADE PRECOCE DE LA CONCEPTION. LES ETUDES DE CAS CONCERNENT UNE FAMILLE DE MICROPROCESSEURS (16 A 32 BITS) ET UN ENSEMBLE DE SEQUENCEURS CONCUS SELON CES METHODES
Étude et modélisation de circuits résistants aux attaques non intrusives par injection de fautes by Yannick Monnet( Book )

2 editions published in 2007 in French and held by 2 WorldCat member libraries worldwide

Le domaine de la cryptanalyse a été marqué ces dernières années par la découverte de nouvelles classes d'attaques, dont font partie les attaques par injection de fautes. Le travail de thèse vise à développer des outils et des techniques destinés à rendre les circuits robustes face aux attaques par injection de fautes (Differential Fault Analysis : DFA). On s'intéresse en particulier à étudier la modélisation et la conception de circuits asynchrones résistants à ces attaques. Le travail porte dans un premier temps sur l'analyse de la sensibilité aux fautes de ces circuits, puis sur le développement de contre-mesures visant à améliorer leur résistance et leur tolérance. Les résultats sont évalués en pratique sur des circuits cryptographiques asynchrones par une méthode d'injection de fautes par laser. Ces résultats valident les analyses théoriques et les contre-mesures proposées, et confirment l'intérêt des circuits asynchrones pour la conception de systèmes sécurisés
Robustesse par conception de circuits implantés sur FPGA SRAM et validation par injection de fautes by Mohamed Ben Jirad( )

1 edition published in 2013 in French and held by 2 WorldCat member libraries worldwide

This thesis focuses primarily on the evaluation of the functional effects of errors occurring in the SRAM configuration memory of some FPGAs. Xilinx Virtex II Pro family is used as a first case study. Experiments under laser beam allowed us to have a good overview of realistic error patterns, related to real disturbance sources. A suited fault injection methodology has thus been defined to improve design-time robustness evaluations of a circuit implemented on this type of technology. This methodology is based on runtime reconfiguration. The approach has then been evaluated on several technological targets, requiring the development of several fault injection environments. The study included for the first time the ATMEL AT40K family, with a unique and efficient reconfiguration mode. The second type of contribution is focused on the improvement at low cost of the robustness of designs implemented on SRAM-based FPGA platforms. We propose a selective protection approach exploiting resources unused by the application. The approach has been automated on several technological targets (Xilinx, Altera) and the efficiency has been analyzed by taking advantage of the fault injection techniques previously developed
Analyse statique de l'effet des erreurs de configuration dans des FGPA configurés par SRAM et amélioration de robustesse by Jean-Baptiste Ferron( )

1 edition published in 2012 in French and held by 2 WorldCat member libraries worldwide

This thesis deals primarily with the analysis of the functionaleffects of errors in the configuration ofSRAM-based FPGAs. These errors can be due either to naturalperturbations (radiations, particles) orto malicious attacks, for example with a laser. The Xilinx Virtex IIfamily is used as first case study,then a comparison is made with the ATMEL AT40K family. This workallowed us a betterunderstanding of the real impact of perturbations, and of the errorpatterns that need to be taken intoaccount when improving the robustness of a circuit implemented on thistype of technology. Thisstudy required the development of specific design tools to automatethe analyses. An innovativemethodology is proposed for the evaluation of the configuration memorysensitivity to SEUs: aclassification of configuration bits is made with respect to theeffects produced on the application by asingle bit-flip. This enables us to identify the most critical areas,and to propose selective hardeningsolutions, improving the global reliability of the application at low cost
Conception sécurisée contre les attaques par fautes et par canaux cachés by Vincent Maingot( Book )

2 editions published in 2009 in French and held by 2 WorldCat member libraries worldwide

L'évolution des besoins en sécurité des applications grand public a entraîné la multiplication du nombre de systèmes sur puces doués de capacités de chiffrement. En parallèle, l'évolution des techniques de cryptanalyse permet d'attaquer les implantations des méthodes de chiffrement utilisées dans ces applications. Cette thèse porte sur le développement d'une méthodologie permettant l'évaluation de la robustesse apportée par des protections intégrées dans le circuit. Cette évaluation est basée d'une part sur l'utilisation de plates-formes laser pour étudier les types de fautes induits dans un prototype de circuit sécurisé ; et d'autre part, sur l'utilisation d'une méthode basée sur des simulations pendant la phase de conception pour comparer l'influence sur les canaux cachés de protections contre les fautes. Cette méthodologie a été utilisée dans un premier temps sur le cas simple d'un registre protégé par redondance d'information, puis sur des primitives cryptographiques telles qu'une S-Box AES et des co-processeurs AES et RSA. Ces deux études ont montré que l'ajout de capacités de détection ou de correction améliore la robustesse du circuit face aux différentes attaques
 
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