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Masson, Pascal (1969-....).

Works: 32 works in 39 publications in 2 languages and 47 library holdings
Roles: Other, Thesis advisor, Opponent, Author
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Most widely held works by Pascal Masson
Modélisation des structures métal-oxyde-semiconducteur (MOS) : applications aux dispositifs mémoires by Sandrine Bernardini( )

3 editions published in 2004 in French and held by 3 WorldCat member libraries worldwide

Intégration, caractérisation et modélisation des mémoires non volatiles à nano volatiles à nanocristaux de silicium by Stéphanie Jacob( Book )

2 editions published in 2008 in French and held by 2 WorldCat member libraries worldwide

Over the last 20 years, the industry of microelectronics and particularly the non-volatile memory market has known a considerable growth, in terms of integration capacity increasing and cost reduction. Consumers have been able to access to electronic products (mobile phones, MP3 players, flash drives, digital cameras...) which are currently very successful. However, scaling of standard Flash memories will face in a near future several limitations. Consequently, new paths are investigated in order to push the scaling limits of these devices. Within this context, the main purpose of this PhD is the experimental and theoretical study of non-volatile silicon nanocrystal memories. First, several options of silicon nanocrystal integration using a standard process have been shown. A 32Mb NOR silicon nanocrystal Flash memory demonstrator has been fabricated from an ATMEL product. Then, electrical characterization of memory cells and arrays has been performed. An exhaustive study of the influence of programming conditions and technological parameters has been carried out. The influence of some parameters has been understood through modeling of Fowler-Nordheim erasing and gate disturb. Finally, the localization of the trapped charges in silicon nanocrystal devices written by Hot Electron injection has been investigated through TCAD simulations and an exhaustive set of experimental data explained by an analytical model
Electrical characterization of fully depleted SOI devices based on C-V measurements by Blend Mohamad( )

1 edition published in 2017 in French and held by 2 WorldCat member libraries worldwide

.Thin film technologies appear as reliable solutions for Nano electronics to go beyond bulk silicon technology limits, allowing lower power bias and thus energy harvesting. Indeed, Metal Oxide Semiconductors transistors (MOSFETs) with fully depleted substrate (FDSOI for 'Fully Depleted Silicon On Insulator') allow low static off-currents and variability improvement that enable the use of power supply biases lower than with bulk silicon, especially for SRAMs. From 14nm nodes, FDSOI generations are including SiGe channel, high-k dielectric and metal gate. All these new process modules required for technology improvement also significantly increase the complexity of the MOS devices electrical analysis and meanwhile its correlation with technology. This PhD study propose different novel methodologies for automatic and statistical parameter extraction of advanced FDSOI MOS gate stack. These methodologies are all based on capacitance versus voltage (C-V) characteristics, obtained for the capacitive coupling between metal gate, channel and back side. With such C-V characteristics, reliable methodologies are proposed, leading to the extractions of the equivalent oxide thicknesses (EOT), the effective work function of the FDSOI metal gate (WFeff), but also other parameters such as channel and buried oxide thicknesses (tch, tbox) and an effective electron affinity of the substrate well (Xeff) that includes all electrostatic effects in the buried oxide and at its interfaces. Moreover, quantum simulations are considered in order to validate the different methodologies. For experimental analysis, the study has considered coherence and complementarity of different test structures as well as the impact of back substrate polarization
Characterization and modeling of advanced charge trapping non volatile memories. by Vincenzo Della marca( Book )

2 editions published in 2013 in English and held by 2 WorldCat member libraries worldwide

The silicon nanocrystal memories are one of the most attractive solutions to replace the Flash floating gate for nonvolatile memory embedded applications, especially for their high compatibility with CMOS process and the lower manufacturing cost. Moreover, the nanocrystal size guarantees a weak device-to-device coupling in an array configuration and, in addition, for this technology it has been shown the robustness against SILC. One of the main challenges for embedded memories in portable and contactless applications is to improve the energy consumption in order to reduce the design constraints. Today the application request is to use the Flash memories with both low voltage biases and fast programming operation. In this study, we present the state of the art of Flash floating gate memory cell and silicon nanocrystal memories. Concerning this latter device, we studied the effect of main technological parameters in order to optimize the cell performance. The aim was to achieve a satisfactory programming window for low energy applications. Furthermore, the silicon nanocrystal cell reliability has been investigated. We present for the first time a silicon nanocrystal memory cell with a good functioning after one million write/erase cycles, working on a wide range of temperature [-40°C; 150°C]. Moreover, ten years data retention at 150°C is extrapolated. Finally, the analysis concerning the current and energy consumption during the programming operation shows the opportunity to use the silicon nanocrystal cell for low power applications. All the experimental data have been compared with the results achieved on Flash floating gate memory, to show the performance improvement
Modélisation, simulation et caractérisation électrique de cellule mémoire DRAM 1T : A2RAM by Francois Tcheme wakam( )

1 edition published in 2019 in French and held by 2 WorldCat member libraries worldwide

With the growing of IOTs we need specific embedded memory which will be easily implemented in IOTs applications. This memory has to respect specific requirements; like: simple operation mode, high density, low power consumption, low cost. One memory which can fill all these requirements is the DRAM. The DRAM has been proposed for the first time in 1968 in its traditional architecture called 1T/1C-DRAM; but the main problem with this architecture is its low density of integration due to the limite on the scalability of the capacitor. That is why one has introduced new architectures of DRAM with no capacitor: we call them 1T-DRAM. Here the transistor is used to store and read the information. In the literature we can find many 1T-DRAM architectures, but the purpose of this thesis is to study the A2RAM, in order to see if it can be used as an embedded DRAM

1 edition published in 1997 in French and held by 2 WorldCat member libraries worldwide

Etude expérimentale des effets mécaniques et géométriques sur le transport dans les transistors nanofils à effet de champ by Johan Pelloux-Prayer( )

1 edition published in 2017 in French and held by 2 WorldCat member libraries worldwide

This document is the result of my thesis work at the CEA-Leti Grenoble.It covers the evolution of the piezoresistive effect and the electrical transport properties of field effect transistor device against several variable such as geometry, temperature, internal stress....The focus of this work is to understand the effect brought by extreme reducing of channel and gate dimensions in MOSFET transistors.A special attention is given on electrical data modeling. Different algorithms are used to extract key parameters of devices and their viability against the device dimensions considered is discussed. A new piezoresistive coefficients model is drawn from a known mobility model,it allows to draw a reliable tendancy of piezoresistive variation against the cross section (channel width and thickness) of a given multigate device.An effect not accountable by standard theory for small cross section was shown by the measurements, and some hypothesis are made and discussed to explain whose results
Implémentation de PCM (Process Compact Models) pour l'étude et l'amélioration de la variabilité des technologies CMOS FDSOI avancées by Yvan Denis( )

1 edition published in 2016 in English and held by 2 WorldCat member libraries worldwide

Récemment, la course à la miniaturisation a vue sa progression ralentir à cause des défis technologiques qu'elle implique. Parmi ces obstacles, on trouve l'impact croissant de la variabilité local et process émanant de la complexité croissante du processus de fabrication et de la miniaturisation, en plus de la difficulté à réduire la longueur du canal. Afin de relever ces défis, de nouvelles architectures, très différentes de celle traditionnelle (bulk), ont été proposées. Cependant ces nouvelles architectures demandent plus d'efforts pour être industrialisées. L'augmentation de la complexité et du temps de développement requièrent de plus gros investissements financier. De fait il existe un besoin réel d'améliorer le développement et l'optimisation des dispositifs. Ce travail donne quelques pistes dans le but d'atteindre ces objectifs. L'idée, pour répondre au problème, est de réduire le nombre d'essai nécessaire pour trouver le processus de fabrication optimal. Le processus optimal est celui qui conduit à un dispositif dont les performances et leur dispersion atteignent les objectifs prédéfinis. L'idée développée dans cette thèse est de combiner l'outil TCAD et les modèles compacts dans le but de construire et calibrer ce que l'on appelle un PCM (Process Compact Model). Un PCM est un modèle analytique qui établit les liens entre les paramètres process et électriques du MOSFET. Il tire à la fois les bénéfices de la TCAD (puisqu'il relie directement les paramètres process aux paramètres électriques) et du modèle compact (puisque le modèle est analytique et donc rapide à calculer). Un PCM suffisamment prédictif et robuste peut être utilisé pour optimiser les performances et la variabilité globale du transistor grâce à un algorithme d'optimisation approprié. Cette approche est différente des méthodes de développement classiques qui font largement appel à l'expertise scientifique et à des essais successifs dans le but d'améliorer le dispositif. En effet cette approche apporte un cadre mathématique déterministe et robuste au problème.Le concept a été développé, testé et appliqué aux transistors 28 et 14 nm FD-SOI ainsi qu'aux simulations TCAD. Les résultats sont exposés ainsi que les recommandations nécessaires pour implémenter la technique à échelle industrielle. Certaines perspectives et applications sont de même suggérées
Architectures innovantes de mémoire non-volatile embarquée sur film mince de silicium by Germain Bossu( Book )

2 editions published in 2009 in French and held by 2 WorldCat member libraries worldwide

Les plateformes CMOS s'orientent vers l'utilisation de film mince de silicium pour faire face aux effets parasites qui limitent la miniaturisation du transistor sur substrat massif. Cette configuration technologique ouvre la porte à de nouvelles architectures de dispositifs mémoire non-volatile. L'étude réalisée au cours de cette thèse porte sur l'adaptation des technologies film mince pour obtenir des mémoires non-volatile embarquées denses fonctionnant à la tension nominale du circuit pour une co-intégration aisée sur les plateformes technologiques CMOS Bulk et film mince. La construction de la cellule SQeRAM, tout d'abord proposée, repose sur la séquence de procédés de fabrication de la technologie Silicon-On-Nothing (SON) additionnées au core process CMOS bulk. Le point mémoire obtenu présente un stockage de charge sur l¿interface opposée au canal de conduction. Cette mémoire est quasi-non-volatile, du fait de l'empilement ONO (Oxyde Nitrure Oxyde) mince requis pour un fonctionnement à seulement 3 V d'alimentation. Un modèle semi-analytique de transistor film mince à double grille indépendante (IDG) est explicité. En associant ce modèle IDG à celui d'un transistor Bulk, les phénomènes physiques en jeu dans la SQeRAM sont détaillés. Cette modélisation permet aussi l'optimisation technologique en vue des applications double-bit. Les limites à la miniaturisation de la SQeRAM, en particulier la maîtrise de la technologie, m'ont conduit à envisager un point mémoire non-volatile construit sur le seul transistor IDG. Le concept, la réalisation et les spécificités de cette architecture sont présentés. L'étude modèle associée permet une discussion sur les mécanismes physiques en jeu et analyse les principales caractéristiques électriques du dispositif suivant la densité de charge piégée. Enfin ce manuscrit de thèse préfigure une nouvelle forme de mémoire universelle hybride combinant le stockage non-volatile et l'utilisation du substrat flottant pour les applications 1T-DRAM sur des structures sur film mince de silicium
Etude par pompage de charge et par mesures de bruit basse frequence de transistors MOS a oxynitrures de grille ultra-minces by Pascal Masson( Book )

2 editions published in 1999 in French and held by 2 WorldCat member libraries worldwide

This thesis deals with the electrical characterization of MOS transistors with ultra-thin oxinitride gate dielectrics in the range 2-7 nm. It also concerns the study of electrical active defects in oxinitride-silicon systems. In the first chapter, we review the main characteristics of the Si-Si02 electrical defects as well as the limitations of Si02 used as gate dielectric for deep-submicron MOSFET's. We also present the basic properties of oxinitride layers and we discuss the validity of such dielectrics as a possible alternative to the classical Si02. The second chapter is devoted to the analytical modeling of the MOS transistor working before saturation. We completely rewrite the electrical models that we use in this work to extract the electrical parameters of our devices. In chapter three, we develop a new model of the charge pumping current, taking into account the response of individual and/or distributed states in the silicon bandgap. This approach allows us to accurately model the two- and three-level techniques in terms of current components due to the trapping-detrapping mechanisms from interface states. Finally, we propose an experimental method to separate the charge pumping and the tunneling currents when performing measurements on ultra-thin gate oxide MOSFET's. Chapter fourth is dedicated to the theory of low frequency (1/f) noise in MOS devices. After reviewing the possible origins of this noise, we analyze the influence of the dielectric thickness scale-down and surface roughness on its level. We also propose an enhanced model and extraction procedure to determine the slow state density in presence of a parasitic tunneling component from the gate. In the final part of our work, we use the three electrical techniques, previously reported, to carefully investigate the electrical properties of n-channel MOSFET's with oxinitride gate dielectrics formed by law-pressure rapid thermal chemical vapor deposition (LPRTCVD). Important technological parameters, such as nitrogen concentration, ambient and temperature of post-deposition annealing treatments, presence of an additional capping-layer, etc., have been analyzed in terms of the presence of fast and slow states and fi.xed charge in the dielectric-silicon system
Mémoires embarquées non volatiles à grille flottante : challenges technologiques et physiques pour l'augmentation des performances vers le noeud 28nm by Adam Dobri( )

1 edition published in 2017 in French and held by 2 WorldCat member libraries worldwide

Les mémoires flash sont intégrées dans presque tous les aspects de la vie moderne car leurs uns et zéros représentent les données stockées sur les cartes à puce et dans les capteurs qui nous entourent. Dans les mémoires flash à grille flottante ces données sont représentées par la quantité de charge stockée sur une grille en poly-Si, isolée par un oxyde tunnel et un diélectrique entre grilles (IGD). Au fur et à mesure que les chercheurs et les ingénieurs de l'industrie microélectronique poussent continuellement les limites de mise à l'échelle, la capacité des dispositifs à contenir leurs informations risque de devenir compromise. Même la perte d'un électron par jour est trop élevée et entraînerait l'absence de conservation des données pendant dix ans. Étant trop faibles, les courants de fuite sont impossible à mesurer directement. Cette thèse présente une nouvelle méthode, la séparation du stress aux oxydes (OSS), pour mesurer ces courants en suivant les changements de la tension de seuil de la cellule flash. La nouveauté de la technique est que les conditions de polarisation sont sélectionnées afin que le stress se produise entièrement dans l'IGD, permettant la reconstruction d'une courbe IV de l'IGD à des tensions faibles. Cette thèse décrit également les changements de processus nécessaires pour intégrer la première mémoire flash embarquée de 40 nm basée sur un IGD d'alumine, en remplacement du SiO2/ Si3N4/SiO2 standard. L'intérêt pour les matériaux high-k vient de la motivation de créer un IGD qui est électriquement mince pour augmenter le couplage tout en étant physiquement épais pour bloquer le transport de charge. Comme la flash intégrée au noeud de 40 nm se rapproche de la production, l'approche à prendre dans les nœuds futurs doit également être discutée. Cela fournit la motivation pour le chapitre final de la thèse qui traite de la co-intégration des différents IGD avec des dispositifs logiques ayant les gilles « high-k metal » nécessaires à 28 nm et au-delà

1 edition published in 1993 in French and held by 2 WorldCat member libraries worldwide

Fabrication et caractérisation de transistor réalisée à basse température pour l'intégration 3D séquentielle by Jessy Micout( )

1 edition published in 2019 in French and held by 2 WorldCat member libraries worldwide

La réduction des dimensions des dispositifs MOSFET devient de plus en plus complexe a réalisé, et les nouvelles technologies MOSFET se confrontent à de fortes difficultés. Pour surmonter ce problème, une nouvelle technique, appelée intégration 3D VLSI, est étudiée : remplacer la structure plane conventionnelle par un empilement vertical de transistors.En particulier, l'intégration 3D séquentielle ou CoolCube™ au CEA-Leti permet de profiter pleinement de la troisième dimension en fabriquant séquentiellement les transistors. La réalisation d'une telle intégration apporte une nouvelle contrainte, celle de fabriquer le transistor du dessus avec un budget thermique faible (inférieur à 500°C), afin de préserver les performances du transistor d'en dessous. Puisque ce budget thermique est principalement influencé par l'activation des dopants, plusieurs techniques innovatrices sont actuellement investiguées au CEA-LETI, afin de fabriquer le drain et la source. Dans ce manuscrit, nous utiliserons la recristallisation en phase solide comme mécanisme pour activer les dopants (inférieures à 600 °C). L'objectif de cette thèse est donc de fabriquer et de caractériser des transistors dont l'activation des dopants est réalisée grâce à ce mécanisme, afin d'atteindre des performances similaires à des transistors réalisés avec un budget thermique standard. Ce travail est organisé autour de l'activation des dopants, et en trois chapitres, où chaque chapitre est spécifique à une intégration (« Extension Last »/ « Extension First », « Gate Last »/ « Gate First ») et à une architecture (FDSOI, FINFET) considérées. Ces chapitre permettront, grâce aux caractérisations électriques, morphologiques et aux simulations, de développer un procédé de recristallisation stable à 500°C, à la fois pour les nMOS et les pMOS, et de proposer de nouveaux schémas d'intégrations, afin de réaliser des transistors à faible budget thermique et compatibles avec l'intégration 3D Séquentielle
Architectures DRAM [Mémoire dynamique à accès aléatoire] innovantes pour les applications CMOS [Architecture MOS complémentaire] embarquées à haute densité d'intégration by Rossella Ranica( Book )

2 editions published in 2005 in French and held by 2 WorldCat member libraries worldwide

Les mémoires DRAM embarquées suscitent beaucoup d'intérêt dans le domaine des applications qui requièrent la combinaison de transistors logiques à haute performance et de cellules mémoires à forte densité d'intégration sur la même puce. Au-delà de la génération technologique CMOS 90 nm, les mémoires DRAM conventionnelles, constituées d'un transistor d'accès et d'une capacité de stockage (1T/1C), nécessitent un nombre élevé d'étapes technologiques spécifiques, ce qui rend leur procédé de fabrication très complexe et coûteux. Dans ce contexte, un intérêt croissant se manifeste depuis quelques années pour les architectures mémoires alternatives à la cellule DRAM 1TC/1C. Les dispositifs les plus prometteurs semblent être les cellules DRAM qui s'affranchissent de la capacité, appelées 1T-DRAM, dans lesquelles la charge est stockée dans le substrat flottant du transistor MOS. Ce travail porte ainsi sur l'étude du stockage de charge dans les cellules DRAM à un seul transistor. Nous présentons tout d'abord une nouvelle architecture 1T-DRAM réalisée sur silicium massif et appelée 1T-Bulk. Cette cellule mémoire est étudiée du point de vue de la réalisation technologique, de la caractérisation électrique et de la modélisation ; la miniaturisation et la mise en matrice de la cellule élémentaire sont aussi discutées. Nous présentons également une comparaison entre nos cellules 1T-Bulk et les dispositifs 1T-DRAM sur substrat PDSOI reportés dans la littérature. Ensuite, des architectures 1T-DRAM pour des générations CMOS plus avancées, au-delà du noeud technologique 45nm, sont proposées et étudiées. Pour assurer la compatibilité avec les transistors logiques pour les générations à venir, nous avons orienté notre étude sur les cellules à film mince totalement déplété. Les mécanismes de stockage de la charge mémoire dans ces nouveaux dispositifs sont tout d'abord analysés. Puis nous considérons les cellules 1T-FDSOI du point de vue de la simulation et de la caractérisation électrique. Enfin, nous proposons une modélisation des cellules 1T-DRAM à film totalement déplété, de type FDSOI et Double Grille
Etude de la fiabilité de MEMS à fonctionnement électrostatique by Adam Koszewski( )

1 edition published in 2011 in French and held by 2 WorldCat member libraries worldwide

Cette thèse résume les travaux concernant les essais de fiabilité des commutateurs RF MEMS capacitifs et ohmiques développé par le CEA-Leti.Dans le premier chapitre les mesures de raideur par la technique de nano-indentation sur des commutateurs MEMS réels sont complétées par des observations AFM, MEB et FIB pour expliquer le comportement électrique des différents lots de commutateurs de type ohmique.Le deuxième chapitre présente les résultats de la caractérisation des propriétés structurales et physiques des diélectriques, qui sont généralement utilisés dans nos commutateurs RF MEMS ohmiques et capacitifs. Les analyses élémentaires confirment que tous les nitrures SiNx et oxydes SiO2 fabriqués par la technique PECVD ont une qualité inférieure par rapport à leurs homologues synthétisés à haute température.Les mécanismes de conduction sont identifiés dans SiNx et SiO2 PECVD en mesurant des courbes I-V sur les condensateurs MIM. Pour les deux nitrures SiNx, qui sont déposés en haute (HF) et fréquence mixte (MF), le mécanisme de conduction de type Poole-Frenkel. Pour le SiO2 le mécanisme de conduction est plus susceptible d'être contrôlé par émission Schottky. Les mesures I-V révèlent que tous ces matériaux piègent des charges parasites, il y a en effet une forte hystérésis entre les parties aller et retour de la courbe I-V.Pour étudier la cinétique de piégeage de charge des condensateurs MIM sont utilisés. Pour identifier les propriétés des pièges la technique d'injection à courant constant est utilisée. Le diélectrique SiNx PECVD montre une dépendance logarithmique de la cinétique de piégeage, tandis que le SiO2 montre une dépendance exponentielle. La concentration totale de pièges ne montre aucune dépendance pour les SiNx HF et SiO2 MF, ou une dépendance faible en fonction du champ pour le SiNx MF. La section efficace de capture dépend du champ pour les deux types de nitrures, ce qui est cohérent avec le modèle de piégeage à effet répulsif. Pour le SiO2, où un modèle de piégeage du premier ordre a été utilisé, la section efficace de capture est indépendante du champ. Dans le chapitre 4, les dérives de tension expérimentales sont mesurées lors des tests de stress à tension constante, pour différents niveaux de contrainte de tension. Dans la partie suivante, nous proposons une approche originale de modélisation de la dérive de la tension de "pull-in" basée sur le mécanisme de conduction et les propriétés de piégeage des diélectriques. Nous démontrons que grâce a notre modèle, il est possible d'expliquer les dérives de tension mesurée en termes de propriétés diélectriques bien identifiées. Cette procédure donne des résultats simulés en bon accord avec les mesures pour tous les matériaux, et permet de prédire les résultats de n'importe quelle séquence de vieillissement électrique. Nous utilisons ensuite notre modèle pour étudier l'effet des propriétés diélectriques et de la conception du commutateur sur le comportement à long terme de nos commutateurs MEMS
Etude des fluctuations locales des transistors MOS destinés aux applications analogiques by Yohan Joly( )

1 edition published in 2011 in French and held by 1 WorldCat member library worldwide

Les fluctuations électriques des composants sont une limitation à la miniaturisation des circuits. Malgré des procédés de fabrications en continuelle évolution, les variations des caractéristiques électriques dues au désappariement entre deux dispositifs limitent les performances des circuits. Concernant les applications à faible consommation, ces fluctuations locales peuvent devenir très critiques. Dans le contexte du développement d'une technologie CMOS 90nm avec mémoire Flash embarquée pour des applications basse consommation, l'appariement de transistors MOS est étudié. Une analyse de l'impact du dopage de grille des transistors NMOS est menée. L'étude se focalise sur l'appariement en tension des paires différentielles polarisées dans la zone de fonctionnement sous le seuil. Il est démontré que cet appariement peut être dégradé à cause de l'effet « hump », c'est-à-dire la présence de transistors parasites en bord d'active. Un macro-modèle permettant aux concepteurs de modéliser cet effet est présenté. Il est étudié au niveau composant, au niveau circuit et en température. Enfin, une étude de la dégradation de l'appariement des transistors MOS sous stress porteurs chauds est réalisée, validant un modèle de dégradation. Des transistors octogonaux sont proposés pour supprimer l'effet « hump » et donnent d'excellents résultats en termes d'appariement ainsi qu'en fiabilité
Impact of geometry on charge trap non volatile memories by Etienne Nowak( )

1 edition published in 2010 in English and held by 1 WorldCat member library worldwide

Les mémoires non-volatiles de type Flash sont aujourd'hui un élément clé du développement de l'électronique portable et demandent des capacités de stockage toujours plus élevées à bas coût. Afin de dépasser des densités de l'ordre du terabit par mm2, il est nécessaire de poursuivre l'amélioration de cette technologie. Ainsi, les mémoires non volatiles à piégeages discrets intégrées en tableaux 3D sont envisagées avec des géométries de cellules particulières. Ce travail de thèse se focalise sur l'impact de la géométrie dans les cellules mémoires à piégeages discrets pour les applications autonomes et embarquées. Des analyses théoriques sur ces mémoires ont été menées pour des géométries planes et à grilles multiples à l'aide de caractérisations électriques, modélisations analytiques et numériques, et de simulations TCAD. En particulier les structures à piégeages de charges discrets utilisant les structures à grille enrobante, FinFET et Split-Gate ont été examinées
Study of electrical characteristics of tri-gate NMOS transistor in bulk technology by Inga Jolanta Zbierska( )

1 edition published in 2014 in English and held by 1 WorldCat member library worldwide

One of the recent solutions to overcome the scaling limit issue are multi-gate structures. One cost-effective approach is a three-independent-gate NMOSFET fabricated in a standard bulk CMOS process. Apart from their shape, which takes advantage of the three-dimensional space, multi gate transistors are similar to the conventional one. A multi-gate NMOSFET in bulk CMOS process can be fabricated by integration of polysilicon-filled trenches. This trenches are variety of the applications for instance in DRAM memories, power electronics and in image sensors. The image sensors suffer from the parasitic charges between the pixels, called crosstalk. The polysilicon - filled trenches are one of the solution to reduce this phenomenon. These trenches ensure the electrical insulation on the whole matrix pixels. We have investigated its characteristics using l-V measurements, C-V split method and both two- and three-level charge pumping techniques. Tts tunable-threshold and multi-threshold features were verified. Tts surface- channel low-field electron mobility and the Si/SiO2 interface traps were also evaluated. We observed no significant degradation of these characteristics due to integration of polysilicon-filled trenches in the CMOS process. The structure has been simulated by using 3D TCAD tool. Tts electrical characteristics has been evaluated and compared with results obtained from electrical measurements. The threshold voltage and the effective channel length were extracted. Tts surface-channel low-field electron mobility and the Si/SiO2 interface traps were also evaluated. Owing to the good electrical performances and cost-effective production, we noticed that this device is a good aspirant for analog applications thanks to the multi-threshold voltages
Caractérisation et fiabilité des mémoires embarquées non volatiles pour les nœuds technologiques 40nm et 28nm by Thibault Kempf( )

1 edition published in 2019 in English and held by 1 WorldCat member library worldwide

Les technologies mémoires 1.5Tr proposent des améliorations non négligeables en termes de performance et de fiabilité pour les microcontrôleurs visant les marchés florissants de l'automobile et de l'internet des objets. Dans cette thèse, une mémoire unique en son genre et innovante basé sur un transistor de sélection vertical et enterré et appelé « embedded Select Trench Memory » (eSTM) est présenté. Après un état de l'art concis, un chapitre est consacré à la présentation d'outils pour améliorer la caractérisation et l'analyse du transistor mémoire unitaire ou intégré dans une macrocell. Plus précisément des outils pour analyser les bitmaps des macrocell sont proposés afin d'évaluer et d'optimiser la fiabilité et la variabilité de la mémoire. Ces outils sont ensuite utilisés dans un chapitre sur la performance et la fiabilité intrinsèque de l'eSTM. Le mode de programmation résultant de la topologie de la cellule est décrit afin de comprendre les dépendances du mécanisme de programmation et les moyens de l'optimiser. L'amélioration de la fiabilité de l'oxyde tunnel est aussi étudié en tant que clé de la performance en cyclage et en rétention de l'eSTM. Enfin les limites et avantages de la miniaturisation de l'eSTM sont discutés. Dans le chapitre suivant, la variabilité extrinsèque de l'eSTM est étudiée sur la macrocell. Chacune des sources de variabilité est évaluée pour extraire leurs origines liées soit au procédé de fabrication ou au design du microcontrôleur. Ce chapitre se clot sur la relation entre la fiabilité et la variabilité de la cellule mémoire. L'importance de l'étude statistique par des moyens adéquates comme la macrocell est mise en valeur par le lien direct de cause à effet entre la variabilité et la fiabilité ce qui peut affecter la fiabilité du produit, et donc sa durée de vie ou son rendement
Méthodes de tests et de diagnostics appliquées aux mémoires non-volatiles by Jérémy Plantier( )

1 edition published in 2012 in French and held by 1 WorldCat member library worldwide

The nano industry constantly extends the size limits, especially for CMOS devices with embedded non-volatile memories. Each size reduction step always induces new challenges caused by phenomenon which were previously negligible. As a result, more complex models are required to describe, analyze and predict as well as possible the electrical behaviors. The main goal of this thesis is to propose solutions to the industry in term of test, to optimize the performances before and after the whole process steps. Thus, this study proposes two innovative methodologies dedicated to embedded non-volatile EEPROM memories based devices.The first of them consists in to extract the post-cycling generated tunnel oxide traps density (NiT), directly from a macro cell. The experimental results are then used to be compared with an analytical model calculation which perfectly describes the Stress Induced Current phenomena (SILC). This electrical current directly comes from the generated traps inside the cells tunnel oxide. An interpolation is then done between the model and the experimental resulting curves, to extract the tunnel oxide traps density.The second study proposes a method of statistical correlation between the traditional retention test and testing of electrical stress across the tunnel oxide which has shorter execution time. This study is based on cell populations after failing both tests. By comparing the distributions of these populations a correlation law appears between the cells behavioral tendencies. Following this study the replacement of long retention tests by shorter electrical stress tests may be considered
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