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Mazaré, Guy (19..-....).

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Works: 98 works in 137 publications in 1 language and 220 library holdings
Roles: Thesis advisor, Opponent, Author, Other
Classifications: QA76.5, 500
Publication Timeline
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Most widely held works by Guy Mazaré
Projet Socrate by Guy Mazaré( )

3 editions published between 1973 and 2005 in French and held by 10 WorldCat member libraries worldwide

Réseaux multicouches de neurones artificiels : algorithmes d'apprentissage, implantations sur hypercube : applications by Shengrui Wang( )

2 editions published in 1989 in French and held by 6 WorldCat member libraries worldwide

En adoptant une methode générale de distribution du réseau de cellules, sont proposes des algorithmes de communication sur un anneau et sur un hypercube qui résolvent les problèmes de multi-accumulation et de diffusion all-to-all. Il est montre, de plus, que ces algorithmes sont asymptotiquement optimaux. La simulation de l'identification des visages en contexte présentée constitue une tentative d'utilisation du modèle connexioniste comme nouveau paradigme pour modéliser des phénomènes cognitifs. Par ailleurs, l'application des réseaux multicouches a la reconnaissance de mots met en valeur l'intérêt de l'architecture a connexions partielles et superposées pour traiter des informations temporelles
Gestion dynamique d'une architecture cellulaire massivement parallèle by Youssef Latrous( Book )

3 editions published between 1995 and 2004 in French and held by 5 WorldCat member libraries worldwide

The actor model which is a concurrent computing model that seems to be well suited to the massively parallel architecture execution model. We investigate its adequacy to a massively parallel fine grain machine ; we derive the basic mechanisms to be integrated at the routing unit level of this machine. For dynamic programming models of this kind, it is necessary to establish a stra= tegy for dynamic process allocation. We propose and evaluate an original approach= for dynamic process allocation in a massively parallel architecture. In the case of a fine grain machine as ours, it is essential that= such a function implies a minimum overhead in terms of communications. We introduce= an integrated hardware function that takes in charge the search for free proces= sors that will execute dynamic processes. The evaluation of the main architectura= l choices had been carried out with the help of a simulator developed as a= part of this work. The results obtained in this thesis show the usefullness of this approach
Structures multi-microprocesseurs : problèmes de parallélisme, définition et évaluation d'un système particulier by Guy Mazaré( )

2 editions published in 1978 in French and held by 5 WorldCat member libraries worldwide

Etude et évaluation de réseaux ATM pour l'interconnexion dans des systèmes multiprocesseurs by Olivier Jean-Pie Ondoa( Book )

3 editions published between 1997 and 2004 in French and held by 5 WorldCat member libraries worldwide

L'ATM (Asynchronous Transfer Mode) est un protocole de communication basé sur la commutation de circuits virtuels sur lesquels, les informations sont transportées dans de petits paquets de taille fixe, 53 octets, appelés cellules. Une cellule ATM est constituée d'un entête de 5 octets identifiant un chemin à travers le réseau, et d'une charge utile de 48 octets contenant les données usagères. Dans notre laboratoire de recherche, nous nous intéressons aux réseaux d'interconnexion basés sur l'ATM, car nous pensons que les hauts débits de tranfert qu'ils offrent, peuvent satisfaire aux besoins en communication sans cesse croissants dans les machines parallèles. Bien que les outils traditionnels d'aide à la conception de circuits intégrés permettent de tester et comparer rapidement différents choix d'architecture sans le délai et coût de la réalisation d'un prototype matériel, ils n'autorisent cependant que l'utilisation de charges statiquement définies, et donc inappropriées pour des tests et évaluations réalistes. Pour remédier à ce problème, nous avons développé une plateforme PVM permettant de tester et évaluer les architectures de réseau par simulation, directement sous des charges générées lors d'exécutions d'applications réelles, écrites dans un style MIMD ou SPMD. Un premier prototyte réseau d'interconnexion ATM a été entièrement conçu au niveau du transfert des registres, en langage de programmation C. Son fonctionnement a été testé et ses performances évaluées sur la plateforme PVM lors d'exécutions de résolutions distribuées de systèmes d'équations linéaires, de multiplications distribuées de matrices, et d'une application "echo" entre un processus source et destination. Comme attendu, son délai de transfert croît linéairement avec la taille des messages, et sa bande passante utile croît rapidement pour de petites tailles de message, et sature pour des tailles plus grandes
Expression et réalisation du contrôle d'éxécution dans un système réparti by Marc Rozier( )

2 editions published in 1986 in French and held by 5 WorldCat member libraries worldwide

Cette thèse propose une méthode de construction d'applications réparties dans le système réparti CHORUS. Une telle application est vue, d'une part, comme un ensemble de services élémentaires, rendus par des processus séquentils locaux, les «acteurs», et d'autre part comme un ensemble d'«activités», processus migrant dans le système réparti pour invoquer les services élémentaires
Un sous-système de recherche géométrique et d'équivalence pour la CAO de circuits intégrés VLSI by Josette Toussan( Book )

2 editions published in 1988 in French and held by 4 WorldCat member libraries worldwide

Comme la complexité des circuits VLSI croit, la tache de vérification des masques devient de plus en plus longue. L'utilisation des descriptions hiérarchiques permet le développement de méthodes d'analyse hiérarchique plus efficaces. Cette thèse explore une méthode de recherche géométrique par hiérarchie de Quadtrees et l'utilisation hiérarchique de l'algorithme d'équivalence union-find pour la recherche et la mise à jour des équivalences électriques. Des algorithmes hiérarchiques et géométriques utilisables pour l'édition, la vérification géométrique et topologique (connectique) de conceptions VLSI sont présentés. L'intérêt de telles méthodes dans la vérification et le compactage de ces conceptions est aussi aborde. Des quadtrees adaptatifs particuliers (mixed-quadtrees) ont été conçus et testés pour optimiser les outils conventionnels d'extraction et de vérification de la description géométrique des masques de conceptions non structurées et pour permettre une édition rapide de conceptions structurées. Ce document présente les arguments qui ont contribue à la conception d'un tel sous-systeme de recherche géométrique et topologique, le sous-système lui-même et certains algorithmes hiérarchiques. Les méthodes hiérarchiques, géométriques et topologiques ainsi explorées, sont applicables à un grand nombre de taches, comme l'extraction des conceptions, leur vérification, leur édition et leur compactage et sur des descriptions symboliques ou réelles. Ces méthodes permettent l'utilisation interactive d'un certain nombre d'algorithmes d'extraction, de vérification et d'adaptation des conceptions éditées à un ensemble de règles technologiques. Un extracteur et vérificateur géométrique et topologique de conceptions structurées est actuellement réalisé dans le but d'évaluer hiérarchiquement l'efficacité de tels algorithmes. Un aperçu des problèmes qui peuvent être résolus plus rapidement ou dans un mode interactif est également présenté
Evaluation d'architectures parallèles à mémoire virtuelle partagée distribuée : étude et réalisation d'un émulateur by O Jacquiot( Book )

2 editions published between 1996 and 2004 in French and held by 4 WorldCat member libraries worldwide

Le but principal de cette thèse est d'étudier et de réaliser un émulateur performant de machines parallèles dotées d'une mémoire virtuelle partagée distribuée. Cet émulateur doit permettre d'évaluer la charge induite par des machines de ce type sur le réseau d'interconnexion, afin d'en choisir la meilleure topologie. Pour cela, ce travail est divisé en deux parties. La première est constituée d'une étude de l'éventail des techniques pouvant être utilisées lors de la construction d'une hiérarchie de mémoires ou lors du maintien de la cohérence des données contenues dans cette hiérarchie. La seconde partie décrit le fonctionnement de l'émulateur. Pour que celui-ci soit performant, il faut qu'il puisse faire varier un nombre important de paramètres de la machine émulée et qu'il puisse utiliser un grand nombre d'applications de taille significative. Pour cela, nous utilisons une technique qui permet de réellement exécuter les instructions et de ne simuler que les envois de pages sur le réseau. Les paramètres de l'émulateur sont le nombre de processeurs, les caractéristiques du réseau (débit, latence), et le type de maintien de la cohérence utilisé (5 possibles). En ce qui concerne les applications, il est possible de faire varier la taille et pour certaines la répartition des données. L'émulateur construit s'exécute au-dessus d'un micro-noyau MACH et d'un serveur UNIX. Il exploite certaines fonctionnalités du micro-noyau MACH, en particulier les paginateurs externes
APLYSIE : un circuit neuro-mimétique : réalisation et intégration sur tranche by P Hurat( Book )

2 editions published in 1989 in French and held by 4 WorldCat member libraries worldwide

Un algorithme récurrent de la phase de reconnaissance d'un réseau mono couches de Hopfield a été implante. Le problème lie à l'interconnexion complète des neurones a été implantée sur une architecture systolique 2d ou chaque processeur représente une interaction neurone/neurone. Un circuit intégré de 16 neurones, soit 256 synapses, a été réalisé en technologie CMOS. Un tel circuit permet d'effectuer plus d'un demi milliard d'opérations synaptiques par seconde
Conception et réalisation d'un processeur pour une architecture cellulaire massivement parallèle intégrée by Si Mahmoud Karabernou( Book )

2 editions published in 1993 in French and held by 4 WorldCat member libraries worldwide

Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances
CONKER : un modèle de répartition pour processus communicants : application à OCCAM by Michel Riveill( )

3 editions published between 1987 and 2008 in French and held by 4 WorldCat member libraries worldwide

This theisis proposes a model CONKER for distributed systems of communicating sequential processes (Hoare 's CSP). An application program will be structured in CONKER as a set of processes (processing objects) communicating throught a set of connectors (commun ication-synchronization objects). Each connector implement a specific and possibly complex communication protocol between application processes which still use the CSP basic communication protocol (rendez-vous for input-output primitives). Therefore this basic protocol is used transparently to the connectors complex protocol. More over the connectors can realise a specific synchronisation control scheme between communicating processes (synchronous or asynchronous diffusion, cime constrained communication, total asynchrony, etc). This transparency in CONKER allows to easy implement a distributed application on a multiprocessor or a heterogeneous network of different host machines. Our model also facilitates transportability and improve reliability. The connectors are strongly typed objects and for which an incremental construction is proposed. An experimental implementation presented in the framework of a distributed robotic systems
Application des circuits intégrés autotestables à la sûreté de fonctionnement des systèmes by Serge Noraz( )

2 editions published in 1989 in French and held by 4 WorldCat member libraries worldwide

Les techniques utilisées pour la réalisation de systèmes électroniques destines au contrôle/commande d'applications critiques sont généralement basées sur le concept de la logique fail-safe conventionnelle. Bien qu'elles aient été largement éprouvées, ces techniques s'avèrent maintenant de plus en plus mal adaptées à la conception de systèmes de plus en plus complexes puisqu'elles font appel à des composants discrets spécifiques. C'est dans ce contexte que cette étude essaie d'évaluer la contribution des circuits intégrés autotestables, et plus spécialement les circuit self-checking (capables de détecter instantanément leurs propres erreurs), à la réalisation de systèmes intégrés à haute sureté de fonctionnement. Les travaux présentés dans cette thèse se proposent d'élargir la théorie des systèmes fail-safe aux circuits intégrés combinatoires. Comme application, nous étudions la faisabilité d'une interface autotestable hors-ligne capable de transformer les données des circuits autotestables en-ligne (self-checking) en signaux surs adaptes au pilotage d'éléments électrons mécaniques. Cette interface autorise la réalisation de circuits Vlsi strongly fail-safe qui sont susceptibles, dans les années à venir, de tenir une place de premier ordre dans le domaine des automatismes intégrés de sécurité. Toutes les considérations pratiques pour la conception de ces circuits sont basées sur des hypothèses de pannes analytiques liées à la technologie utilisée, ici le CMOS
FIDEL : un langage de description et de simulation des circuits VLSI by Hazem el- Tahawy( Book )

1 edition published in 1987 in French and held by 4 WorldCat member libraries worldwide

Cette thèse discute dans un premier temps des propriétés et des concepts des langages de description du matériel HDL. Ensuite, le langage FIDEL pour la description (fonctionnelle, structurelle) et la simulation de circuits intégrés VLSI est présenté, en insistant sur les différentes caractéristiques de ce langage qui sont adaptées à une simulation hiérarchique et multi-niveaux. Deux outils de simulation, logico-fonctionnelle et electrico-fonctionnelle, sont présentés. Ces deux outils présentent une avancée dans le domaine de la simulation dans le but de garder la précision tout en diminuant le cout de simulation des circuits VLSI. Une évaluation des différents langages de description selon leurs domaines d'application et propriétés est présentée. Au vu de cette évaluation, FIDEL s'insère en bonne place, tant au niveau des concepts que de l'utilisation pratique
Accélération de la simulation logique : architecture et algorithmes de LL3T by Yang Wu( Book )

2 editions published in 1990 in French and held by 4 WorldCat member libraries worldwide

Cette thèse présente la conception d'un accélérateur matériel dédié à la simulation de circuits intégrés. Sur cet accélérateur sont développés un ensemble de logiciels constituant un environnement intégré de simulation. Nous y discutons tout d'abord des concepts de base de la modélisation des circuits intégrés, de la simulation logico-fonctionnelle, de la simulation de pannes, des langages de description du matériel, ainsi que des techniques d'accélération de la simulation de circuits intégrés. Nous présentons ensuite la structure générale de l'accélérateur. Il est basé sur une architecture parallèle : un réseau en anneau sur lequel sont disposées des unités de simulation, où chaque unité de simulation est composée de trois microprocesseurs exécutant trois tâches respectivement. l'ensemble des logiciels implémentés sur cet accélérateur est présenté. Le simulateur réalise ainsi la simulation multi-niveaux (porte logique, fonctionnel et interrupteur) et la simulation de pannes. Des outils de compilation permettent l'utilisation des langages de description du matériel pour modéliser les circuits intégrés de manière structurelle et fonctionnelle. Enfin, différentes stratégies de parallélisation de la simulation ainsi que plusieurs algorithmes de simulation adaptés aux différents niveaux d'abstraction sont étudiés
Proposition d'une méthodologie de conception de circuits intégrés de communication : réalisation d'un communicateur pour le réseau local FIP by M Diaz Nava( Book )

2 editions published in 1986 in French and held by 3 WorldCat member libraries worldwide

FIP=Factory Instrumentation Protocol. On réalise un circuit intégré de communication pour le réseau FIP, projet national de communication entre automates réflexes, capteurs et actionneurs. Le circuit intégré est spécifié pour permettre soit la connexion de capteurs simples, soit la connexion de capteurs intelligents ou des automates de réseau. La conception de ce circuit intégré «à la demande» résulte d'une méthodologie originale. Cette méthodologie est orientée vers la conception de circuits VLSI de communication à partir d'une bibliothèque d'opérateurs flexibles, d'une part pour réduire le temps de conception, d'autre part pour donner la possibilité aux ingénieurs non spécialistes en conception de concevoir eux-mêmes leur circuit
Définition fonctionnelle, évaluation et programmation d'une architecture massivement parallèle by Pascal Rubini( Book )

2 editions published in 1992 in French and held by 3 WorldCat member libraries worldwide

L'architecture massivement parallèle étudiée dans cette thèse tente d'associer un fonctionnement de type mimd a des unités de calcul de petite taille, contrairement a ce qui se fait traditionnellement, afin de rendre possible la réalisation de machines de très grande échelle. Elle se situe dans la continuité des machines de type réseau cellulaire étudiées au sein du groupe circuits du LGI (asynchrones, topologie en grille 2d, communication par passage de message) mais dans une optique non dédiée. Cette vocation généraliste pose le probleme du dimensionnement relatif des éléments (processeur, routeur, mémoire) qui doit concilier économie et fonctionnalité. A la lumière d'une approche expérimentale par simulations, le mécanisme de transfert de message parallèle utilise jusqu'alors apparait comme surdimensionne et trop exigeant d'un point de vue connectique. Des solutions plus réalistes (wormhole multiplexe, bus intra-chip) sont présentées et montrées comme suffisamment puissantes. L'étude d'un certain nombre de programmes d'exemples a permis d'une part d'améliorer de façon significative le jeu d'instructions et de valider un ensemble de primitives de communication simples, d'autre part de montrer que l'implémentation d'algorithmes de natures très variées était possible
Réseau de cellules intégré : étude d'architectures pour des applications de CAO de VLSI by Renaud Cornu-Emieux( Book )

2 editions published in 1988 in French and held by 3 WorldCat member libraries worldwide

Le développement des techniques d'intégration permet de réaliser des circuits de 10**(5) a 10**(6) transistors et, dans un futur proche, des circuits encore plus complexes. Les problèmes de CAO deviennent donc de plus en plus ardus, comme la simulation logique ou le placement. Cette même évolution nous autorise a réaliser des machines parallèles très puissantes pour résoudre ces problèmes. Nous proposons l'architecture d'un réseau cellulaire asynchrone. Ce réseau, compose de nxn cellules dont chacune est physiquement connectée à ses quatre voisines, dispose d'un mécanisme de communication permettant l'acheminement de messages d'une cellule quelconque a n'importe quelle autre. Un circuit intégré, incluant un réseau de 2 x 2 cellules dédié à la simulation logique, a été réalisé. Utilisant cette architecture cellulaire nous avons développé un placeur, qui a partir d'une configuration initiale, minimise la longueur des connexions par échanges de paires. Nous avons aborde la manière dont le placement pourrait être amélioré par la méthode de recuit simule. Ces deux applications, différentes de l'architecture cellulaire, nous permettent de constater que beaucoup de parties sont communes aux deux circuits. Nous énonçons certaines règles de façon à rendre la conception plus rapide et plus sure
Compilation de silicium : application à la compilation de parties contrôles by P Varinot( Book )

2 editions published in 1987 in French and held by 3 WorldCat member libraries worldwide

Les problèmes posés par la conception de circuits VLSI de plus en plus complexes ont mis en relief la nécessité d'une automatisation de la tâche des concepteurs. Pour ce faire, de nombreux travaux de recherche ont porté sur l'étude et la réalisation d'un nouveau type d'outils : les Compilateurs de Silicium. - La première partie de cette thèse a pour objet de faire une synthèse de l'état de l'art en la matière, et de présenter le compilateur de silicium SYCO. - La seconde partie traite des architectures compilables de circuits intégrés. Cette étude ne concerne que les circuits de type microprocesseur, basés sur la machine de Von Neumann, et porte plus particulièrement sur l'architecture de parties contrôles compilables. - La troisième partie propose des schémas topologiques d'implantation pour chacune des architectures de parties contrôles compilables étudiées. Ces schémas sont proposés dans le cadre de la définition du compilateur de silicium SYCO. - Le résultat de cette étude se concrétise par la réalisation d'un ensemble de logiciels (GENCIRCUIT, GENPC...), intégrés autour d'une structure de données LDS. Des exemples de réalisation de circuits illustrent l'intérêt d'une telle étude
Optimisation et analyse de perfomances en synthese RTL orientee par le controle by Chahram Safinia( Book )

2 editions published in 1995 in French and held by 3 WorldCat member libraries worldwide

Cette thèse se situe dans le domaine de la synthèse RTL, qui consiste en la conversion d'une description comportementale en termes de transferts de registres en une description structurelle. La description initiale se fait à partir du langage VHDL. En synthèse orientée par le contrôle, les spécifications distinctes d'un contrôleur (partie contrôle ou PC) chargée du séquencement des opérations, et d'un chemin de données (partie opérative ou PO) chargé du traitement des données sont extraites. Les problèmes à résoudre peuvent alors être répartis en trois catégories: la synthèse optimisée de la PC, l'implantation optimisée de la PO, et la détermination d'un schéma de synchronisation optimal entre ces deux blocs. Cette thèse se consacre à l'étude des deux derniers problèmes. Les implantations du chemin de données sur cellules standard et sur cellules dédiées sont étudiées. Des estimateurs d'efficacité d'implantation sur chaque cible sont recherchés. Ils sont obtenus par une caractérisation du chemin de données, d'après sa structure, sa composition, et la taille des données. Leurs valeurs, dont le calcul peut être automatisé, sont considérées en fonction du compromis surface/vitesse souhaité par le concepteur, et permettent de prédire la cible d'implantation menant au chemin de données optimal. La sélection du schéma d'horloge optimal, permettant le gain de vitesse maximum, est fonction des caractéristiques temporelles du circuit. Ces dernières sont généralement estimées à partir de la spécification structurelle. Or, dans une telle estimation, certains faux chemins sont inévitablement pris en compte, par manque de connaissances relatives à la fonctionnalité du circuit. Dans un premier temps, l'existence de ces faux chemins est mis en évidence, en particulier dans les chemins de données. Ensuite, ils sont définis formellement et des algorithmes de détection de ces faux chemins sont élaborés. Ils sont essentiellement basés sur l'exploitation des informations contenues dans la spécification initiale au niveau comportemental. La mise au point de schémas de synchronisation entre la PC et la PO, permettant une augmentation de la vitesse du circuit, est l'objet de la dernière partie. Les schémas proposés sont recouvrants, et permettent le fonctionnement simultané de différents blocs du circuit, contrairement au schéma classique où les différents blocs sont actifs successivement. Les cas les plus généraux sont traités, chacun correspondant à une situation où l'un des blocs du circuit est critique. L'application d'un schéma recouvrant nécessite toutefois la satisfaction de contraintes qui sont clairement définies, mais qui ne peuvent pas toujours être tolérées. Lorsqu'un schéma recouvrant peut être appliqué, les méthodes préconisées pour l'estimation des caractéristiques temporelles permettent de déterminer automatiquement le schéma optimal parmi ceux proposés
Réseau de cellules intégré : mécanisme de communication inter-cellulaire et application à la simulation logique by Philippe Objois( )

2 editions published in 1988 in French and held by 3 WorldCat member libraries worldwide

Il existe une voie nouvelle différente du schéma de calcul, par nature séquentiel de Von Neumann: celle du parallélisme massif. Nous proposons dans cette thèse une architecture régulière hautement parallèle basée sur un réseau de cellules asynchrones communiquant par messages. Chaque cellule exécute une tache simple et intégré un mécanisme de communication lui permettant d'échanger des informations avec n'importe quelle autre cellule du réseau. Cette architecture permet d'exécuter de manière efficace bon nombre d'algorithmes très parallèles. Nous avons étudié un accélérateur de simulation logique basé sur cette architecture cellulaire. Le principe est d'associer a chaque cellule du réseau un élément logique du circuit a simuler. Contrôlée par un système-hôte, la simulation se déroule en deux temps: initialisation des cellules du réseau puis exécution de l'algorithme reparti dans les cellules. Plusieurs algorithmes de simulation ainsi que différents modes de synchronisation sont présentés. La réalisation d'un circuit intégrant un réseau 2 x 2 et ses interfaces de communication est décrite. Enfin, une machine prototype de simulation logique basée sur ce circuit utilisant un ordinateur IBM PC/AT comme système-hôte est présenté
 
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